JPS6146071A - 垂直双方向積層形パワ−電界効果トランジスタ - Google Patents

垂直双方向積層形パワ−電界効果トランジスタ

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JPS6146071A
JPS6146071A JP60125010A JP12501085A JPS6146071A JP S6146071 A JPS6146071 A JP S6146071A JP 60125010 A JP60125010 A JP 60125010A JP 12501085 A JP12501085 A JP 12501085A JP S6146071 A JPS6146071 A JP S6146071A
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Japan
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gate
region
channel
conductivity type
field effect
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JP60125010A
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ジエームス　アントニイ　ベンジヤミン
ロバート　ワルター　レイド
ハーマン　ピーター　シユツテン
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Eaton Corp
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    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、高耐電圧スイッチング半導体装置、特に、電
力用の金属酸化物半導体電界効果トランジスタ（ＭＯＳ
ＦＥＴ　）およびその類似物などにか＼わる。
（従来の技術） ＭＯＳＦＥＴは、一般に、電流の流れる主要な配向、す
なわち、垂直又は水、平方向に従って２つのグループに
分類される。垂直ユニットには、２つの支配的形状、す
なわち、プレーナ形（）ＩＥＸＦＥＴ　、　ＴＭ０１　
、８　Ｉ旦ＭＯ８など）と、非プレーナ形（ＶＭＯ８，
ＵＭＯ８など）とがある。こうした装置における横すな
わち水平ユニットに対する利点は、出口側接点がそのチ
ップの底部上に置かれることである。かくして、所定の
チップ面積に対して、高い電流定格（高い詰込み密度）
が可能になる。
第１図には、従来における典型的な非プレーナ垂直形装
置、例えば、ＵＭＯ８構造２の横方向断面が例示さ１て
いる。ｎｆｉシリコン・サブストレート４でもって出発
して、Ｐ及びｎ拡散が行われ、次いで、頂部主面６から
領域４へと下方に向った溝すなわちノツチについての異
方性エツチングが行われて、Ｐ型チャネル包含領域１０
及び１２とｎ型入口側領域１４及び１６とを分離するノ
ツチ８を形成する。絶縁用としての酸化物ｊ−１８がノ
ツチ８に形成され、次いで、ゲート金属化物２０が蒸着
される。入口側金属化物２ｏ及び２２は頂部主面６上に
蒸着され、そして出口側電極金属化物２４は底部主面２
６上に蒸着される。
ＦＥＴチャネル２８及び３０は、ノツチ８の側面に沿っ
て、Ｐ領域１０及び１２上通して存在する。
入口側電極２０及び２２に関して正の電圧がゲート電極
Ｇに印加されると、Ｐ領域１０及び１２における電子が
チャネル２８及び３０へと吸引され、それにより、それ
らチャネルの導電型ｆｎ型へと反転させる。電子は、入
口側領域１４及び１６カらチャネル２８及び３０上通し
て出口側領域４へと流れる。従って、電流は、出口側電
極２４から、出口側領域４、チャネル２８及び３０そし
て入口側領域１４ｔ−通して、入口側電極２０及び２２
へと流れる。
（発明の目的） 本発明は垂直双方向多重チャネル積層形パワー電界効果
トランジスタを提供する。複数の交番する導電型の層は
水平方向または横方向に延在し且つ頂部及び低部主面間
で垂直に積み重ねらｎｌそして複数の入口側領域の間に
介在されり複数のチャネル包含領域を含んでいる。ゲー
ト手段はそのチャネル包含領域の導電型を反転させるた
めに与えられていて、それにより、入口側領域間に伝導
チャネルを誘導して、そうした層を垂直且つ直列に通し
た双方向°の電界効果電流伝導を達成している。
「オフ」状態において、電圧は、積み重ねらＡｆｃ層間
での接合部を横切って直列に降下さルる。チャネル包含
領域とその下にあるそれぞれの連続せる入口側領域との
間における組合せの接合部は１つの方向における電流の
流れを阻止する。チャネル包含領域とその下にある連続
せる入口側領域間における別な組合せの接合部は反対の
方向における電流の流れを阻止する。複数の接合部から
拡張する空乏領域はプＶ−クダウン前に垂直に連結され
、それによす、「オフ」状態の双方向電圧阻止能力を増
大させている。
（実施例） 第２図には、本発明によって構成された垂直双方向多重
チャネル積層形パワー１ｉ”Ｅ’ｌ’４０が例示されて
いる。半導体本体４２は頂部及び底部主面４４及び４６
金持っている。複数の交番する導電型の層が水平方向ま
たは横方向に延在し、そしてその頂面と底面との間で垂
直に積み嵐ねられている。スタック４８は、複数のソー
ス領域５５〜６１の間に介在されている複数のチャネル
包含領域４９〜５４ヲ含んでいる。ゲート手段６２は、
チャネル包含領域４９〜５４の導電型を反転させて、ソ
ース領域間に伝導チャネル４９ａ〜５４ａ　ｋ誘導し、
そして頂面４４と底面４６との間における双方向の電界
効果電流伝導を可能にさせるために与えられている。
層は、頂部主面４４での頂部入口側領域５５及び５８と
底部主面４６での底部入口側領域６１との間で績み重ね
られている。頂部主端子Ｔλは、頂部主面４４に沿って
設けられた金属化物６３及び６４により頂部入口側領域
５５及び５８に接触している。底部主端子Ｔ２は、底部
主面４６に沿って設けられた金属化物６６により底部入
口側領域６１に接触している。主端子Ｔ１及び１２間に
おける電流路は複数の積み重ねられた層４８ヲ通して直
列に横切っている。
入口側領域５５〜６１は、ｎ屋のような１つの導電型か
らなっている。チャネル包含領域４９〜５４はＰａのよ
うな極性が反対の導を型からなっている。ゲート手段６
２は、チャネル包含領域４９〜５４に隣接していて、電
界全印加して、その領域の導電性’ｃｎＷに反転させて
、複数のｎ捜ソース領域５５〜６１の間に介在されてい
る複数のｎ型伝導チャネル４９ａ〜５４ａ　ｋ通して直
列に双方向電流金泥れさせるためのゲート電極６８ヲ含
んでいる。
ノツチ７０は、本体４２において異方的に腐食され、頂
部主面４４から下方に底部出口側領域６１にまで延在し
ていて、積み重ねられている層すなわちスタック４８ヲ
左及び右部分へと横方向に分離している。頂部主端子Ｔ
１は、頂部主面４４に沿って、ノツチ７０の左及び右側
にある左及び右頂部入口側領域５５及び５８にそれぞれ
接触している左及び右主電極６３及び６４ヲ持っている
。ゲート手段６２はノツチ７０の内面に沿って誘電体絶
縁層７２を含んでいる。ゲート電極６８は絶縁）９Ａ７
２に沿つてそのノツチ内に設けられている。主端子Ｔ１
及び１２間における電流路は、ノツチ７０の下にある底
部ムロ側領域６１全通してほゞ垂直に横切り、そしてノ
ツチ７０の各側部に垂直に積み重ねられている複数の伝
導チャネル４９ａ〜５１ａ及び５２ａ〜５４ａ　’ｅ含
む左及び右スタックを通してノツチ７０の左及び右側に
沿って延在している。
ＦＥＴ４０は、端子Ｇ上におけるゲート電界のない場合
において、遮断の「オフ」状態を持っている。チャネル
包含領域とその下にあるそれぞれめ連続せる入口側領域
との間における組合せ接合部は、１つの方向における電
流の流れ、すなわち、上向きの電流を阻止する。チャネ
ル包含領域とその上にあるそれぞれの連続せる入口側領
域との間における別な組合せ接合部は、前とは反対の方
向における電流の流れ、すなわち、下向きの電流を阻止
する。主端子間における「オフ」状態の電圧は、複数の
接合部から拡張する空乏領域がブレークダウン前に垂直
に連結されて、それにより「オフ」状態における双方向
電圧阻止能力全増大させるように、直列にあるそｎぞれ
の組合せ接合部を横切って各方向において降下される。
第３図は、好ましいゲート配列を示し、そこでは、理解
の便宜上、第２図において用いられたのと同じ参照数字
が使用されている。専用のゲート・リフアレンス端子７
４はスタック４８におけるＰ型チャネル包含領域に接続
されている。
ゲート・リフアレンス端子７４は、スタックとしての層
４８ヲ横切って延在し且つその層に接触しているＰ型ゲ
ート・リフアレンス層７６と、そして２層７６に接触し
ているゲート−Ｔ７７アＶンス電極７８とを含んでいる
。ゲート・リフアレンス溝すなわちノツチ８０はスタッ
ク４８へと垂直に異方的慎腐食される。Ｐ型ゲート嘩す
ファレンス層７６は、スタック４８の層に接触するため
に、溝８０の内面に沿って延在している。
ゲート電極６８は、ゲート端子Ｇ及びスィッチ８２全通
して、ゲート・バイアス電位源８４に遅通さｎていて、
その電位源８４の基準電位端子はゲート・リフアレンス
端子７４に接続されている。
スイッチ８２が上側位置にある場合、電極６８は電極７
８に関して正電位にある。か＼る状態において、電界は
チャネル包含領域を横切って適用されるので、電子がノ
ツチ７０に向って吸引されて、チャネル４９６〜５４ａ
の導電型’２ｎ型に反転させて、人口側領域間に垂直に
ｎｆｆ１伝導チヤネル全誘導する。この「オン」状態に
おいて、電流は、負荷８６と交Ｒ，源８８とを含む交流
負荷ラインに接続されている主端子Ｔ２及びＴ１間で双
方向に流れることができる。第１の半サイクル中、Ｔλ
がＴ２に関して正にあるとすると、電流は、電極６３及
び６４から、左及び右頂部入口側領域５５及び５８全通
して下方に、次いで、ノツチ７０の左及び右側に白った
垂直伝導チャネル４９ａ及び５２２Ｌを通して下方に、
次いで、左及び右入口側領域５６及び５９を通して下方
に、次いで、左及び右伝導チャネル５０ａ及び５３ａ　
ｔ−通して下方に、次いで、左及び右入口側領域５７及
び６０ａ通して下方に、次いで、左及び右伝導チャネル
５１ａ及び５４ａ　ｆ通して下方に、最後に、底部入口
側領域６１を通して下方に底部電極６６へと流れる。第
２の半サイクル中には、Ｔ２がＴ１に関して正になるの
で、電流は、前と同じ通路に沿って、反対の方向すなわ
ち上向きに流れる。
「オフ」状態において、スイッチ８２はその中央位置が
、又はその下側位置に置かれる。下側位置にある場合、
ゲート電極６８上には、リファレンス′ｔｔ極７８に関
して負の電位が印加される。
この負のバイアスは、「オフ」状態においてノツチ７０
に向う電子の吸引を防止して、４９ａ〜５４ａにおける
伝導チャネルの望ましくない誘導を防止する。
以上本発明がその好ましい実施例に基づいて記述されて
いるが、本発明はそれに限定されるものではなく、当朶
者においては、幾多の変更及び修正がその請求の範囲か
ら逸脱することなく成し得るものと理解されたい。
【図面の簡単な説明】
の断面説明図である。 第２図は本発明によって構取嘔れた垂直双方向ＦＥＴ構
造を例示している断面説明図である。 第３図は第２図に類似の図であって、特にゲート配列金
示している断面説明図である。 Ｇ・・・ゲート Ｔｌ　、Ｔａ・・・主端子手段 ４０・・・パワー１’ＢＴ ４２・・・半導体本体 ４４、４６・・・本体４２の頂面、底面、４８−・・ス
タック ４９〜５４・・・チャネル包含領域 ４９ａ〜５４ａ・・・伝導チャネル ５５〜６１・・・入口側領域 ６２・・・ゲート手段 ６八６４６６・・・主電極 ６８・・・ゲート電極 ７２・・・＠電体絶Ｒ層 Ｂｆ！ｔシ６二μ４９６Ａノ【・−一１１−−第１図は
、従来における典型的なＵＭＯ８ｌｌｉ”ＥＴＩＪ　　
０１　　Ｗ　ＭＲハ　　−１−ｒ／　　−一小Ｖ−ンヨ
ン手続補正書（方式） ％式％ ２、発明の名称僑直双方向積層形パワー電界効果トラン
ジスタ３、補正する者 事件との関係　特許出顯人 名称（−トン　コーポレーション （ほか　１　名） ５、補正命令の日付

Claims (8)

    【特許請求の範囲】
  1. （１）頂部及び底部主面を持つ半導体本体と、前記頂部
    及び底部主面間で垂直に積み重ねられ且つ水平方向また
    は横方向に延在している複数の交番する導電型の層から
    なるスタックとを備え、前記スタックは複数の入口側領
    域の間に介在された複数のチャネル包含領域を含み、更
    に、前記チャネル包含領域の導電型を反転させて、前記
    入口側領域間に伝導チャネルを誘導し、そして前記頂部
    及び底部主面間に双方向の電界効果電流伝導を可能にす
    るゲート手段を備えていることを特徴とする垂直双方向
    多重チャネル積層形パワー電界効果トランジスタ。
  2. （２）前記層は、前記頂部主面における頂部入口側領域
    と前記底部主面における底部入口側領域との間で積み重
    ねられており、そして前記頂部主面に沿つて前記頂部入
    口側領域に接触している頂部主端子と、そして前記底部
    主面に沿つて前記底部入口側領域に接触している底部主
    端子とを含み、前記主端子間における電流路は前記複数
    の積み重ねられた層を通して直列に横切つていることを
    特徴とする特許請求の範囲第１項に記載の垂直双方向多
    重チャネル積層形パワー電界効果トランジスタ。
  3. （３）前記入口側領域は１つの導電型の半導体材料から
    なり； 前記チャネル包含領域は前記底部入口側領 域と極性が反対の導電型の半導体材料からなり；そして 前記ゲート手段は、前記チャネル包含領域に隣接してい
    て、該領域の導電性を前記１つの導電型へと反転させて
    、双方向電流が、前記１つの導電型からなる前記複数の
    入口側領域の間に介在されている前記１つの導電型から
    なる複数の伝導チャネルを通して直列に流れるのを可能
    にさせる電界を印加するためのゲート電極手段を含んで
    いることを特徴とする特許請求の範囲第２項に記載の垂
    直双方向多重チャネル積層形パワー電界効果トランジス
    タ。
  4. （４）前記半導体本体にあつて、前記頂部主面から前記
    底部入口側領域へと下方に延在し、そして前記積み重ね
    られた層を左及び右部分へと横方向に分離しているノッ
    チ手段を更に含み；そこにおいて： 前記頂部主端子は、前記頂部主面に沿つた前記ノッチ手
    段の左及び右側における左及び右頂部入口側領域にそれ
    ぞれ接触している左及び右側主電極を持つており； 前記ゲート手段は前記ノッチ手段の内面に沿つて絶縁層
    を含み； 前記ゲート電極手段は前記絶縁層に沿つて前記ノッチ手
    段に設けられており； 前記主端子間における前記電流路は、前記ノッチ手段の
    下にある前記底部入口側領域を通してほゞ垂直に横切り
    、且つ前記ノッチ手段の各側部で垂直に積み重ねられて
    いる複数の伝導チャネルを含む左及び右側の層を通して
    該ノッチ手段の左及び右側に沿つて横切つていることを
    特徴とする特許請求の範囲第３項に記載の垂直双方向多
    重チャネル積層形パワー電界効果トランジスタ。
  5. （５）前記トランジスタはそのゲート電界がない場合に
    は、閉鎖する「オフ」状態を持ち、前記チャネル包含領
    域とその下にあるそれぞれの連続せる入口側領域との間
    における組合せ接合部は１つの方向における電流の流れ
    を阻止し、そして前記チャネル包含領域とその上にある
    それぞれの連続せるソース領域との間における交互せる
    組合せ接合部は反対の方向における電流の流れを阻止し
    、前記主端子間における「オフ」状態電圧は、複数の接
    合部から拡大する空乏領域がブレークダウン前に垂直に
    連結されるように、直列にそれぞれの組合せ接合部を横
    切つて各方向において降下し、その「オフ」状態におけ
    る双方向電圧阻止能力を増大させることを特徴とする特
    許請求の範囲第４項に記載の垂直双方向多重チャネル積
    層形パワー電界効果トランジスタ。
  6. （６）専用のゲート・リフアレンス端子手段が、前記ス
    タックにおける前記底部入口側領域と極性が反対の導電
    型の前記チャネル包含領域に接続されていることを特徴
    とする特許請求の範囲第５項に記載の垂直双方向多重チ
    ャネル積層形パワー電界効果トランジスタ。
  7. （７）前記ゲート・リフアレンス端子手段は、前記スタ
    ックの層を横切つて延在し且つ前記スタックの層に接触
    している前記底部入口側領域と極性が反対の導電型の半
    導体材料からなるゲート・リフアレンス層と、そして前
    記ゲート・リフアレンス層に接触しているゲート・リフ
    アレンス電極とを含んでいることを特徴とする特許請求
    の範囲第６項に記載の垂直双方向多重チャネル積層形パ
    ワー電界効果トランジスタ。
  8. （８）ゲート・リフアレンス溝が前記スタツクへと垂直
    に切り込まれており、前記底部入口側領域と極性が反対
    の導電型の半導体材料からなる前記ゲート・リフアレン
    ス層は、前記スタックの層に接触するために、前記ゲー
    ト・リフアレンス溝の内面に沿つて延在し、そして前記
    ゲート・リフアレンス電極は前記ゲート・リフアレンス
    層に接触していることを特徴とする特許請求の範囲第７
    項に記載の垂直双方向多重チャネル積層形パワー電界効
    果トランジスタ。
JP60125010A 1984-06-08 1985-06-08 垂直双方向積層形パワ−電界効果トランジスタ Pending JPS6146071A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US61844384A 1984-06-08 1984-06-08
US618443 2009-11-13

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Publication Number Publication Date
JPS6146071A true JPS6146071A (ja) 1986-03-06

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ID=24477708

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Application Number Title Priority Date Filing Date
JP60125010A Pending JPS6146071A (ja) 1984-06-08 1985-06-08 垂直双方向積層形パワ−電界効果トランジスタ

Country Status (3)

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EP (1) EP0164095A3 (ja)
JP (1) JPS6146071A (ja)
KR (1) KR860000695A (ja)

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