JPS6146533A - コンピユ−タ動作不良検出回路 - Google Patents
コンピユ−タ動作不良検出回路Info
- Publication number
- JPS6146533A JPS6146533A JP59169081A JP16908184A JPS6146533A JP S6146533 A JPS6146533 A JP S6146533A JP 59169081 A JP59169081 A JP 59169081A JP 16908184 A JP16908184 A JP 16908184A JP S6146533 A JPS6146533 A JP S6146533A
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- JP
- Japan
- Prior art keywords
- data
- bus
- specific
- address
- buffer circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007547 defect Effects 0.000 title description 3
- 230000007257 malfunction Effects 0.000 claims description 8
- 230000000737 periodic effect Effects 0.000 abstract description 2
- 230000002950 deficient Effects 0.000 abstract 1
- 238000001514 detection method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は、コンピュータ動作不良検出回路に関する。
従来技術
従来、コンピュータ動作不良検出回路は、ウォッチ・ド
ッグと呼ばれる特定アドレスが周期的に出力されている
ことの監視およびクロック信号の断検出によってコンピ
ュタ動作の不良を検出するようにしている。従って、デ
ータ信号の不良を検出することができないという欠点が
ある。
ッグと呼ばれる特定アドレスが周期的に出力されている
ことの監視およびクロック信号の断検出によってコンピ
ュタ動作の不良を検出するようにしている。従って、デ
ータ信号の不良を検出することができないという欠点が
ある。
発明の目的
本発明の目的は、上述の従来の欠点を解決し、簡単な回
路で、データ信号の不良も検出することができるコンピ
ュータ動作不良検出回路を提供することにある。
路で、データ信号の不良も検出することができるコンピ
ュータ動作不良検出回路を提供することにある。
発明の構成
本発明のコンピュータ動作不良検出回路は、マイクロプ
ロセッサのデータバスに接続されたバスバツフア回路と
、アドレスバス上の特定アドレス信号を検出したとき上
記バスバツフア回路にイネーブル信号を供給するアドレ
スデコーダと、あらかじめ定めた特定のデータパターン
を設定するための特定データ設定手段と、該特定データ
設定手段に設定された特定データパターンと前記バスバ
ツフア回路の出力データとを比較するコンパレータとを
備えて、コンピュータの動作ルーチン上に前記特定のデ
ータと特定のアドレス信号を出力するようにプログラム
を作成しておいて、前記特定のアドレスがアドレスバス
上に送出されたとき前記バスバツフア回路がデータバス
上のデータを格納し、前記コンパレータが上記バスバツ
フア回路に格納されたデータと前記特定データ設定手段
に設定された特定のデータパターンとを比較し、両デー
タの不一致によってコンピュータ動作の不良を検出する
ことを特徴とする。
ロセッサのデータバスに接続されたバスバツフア回路と
、アドレスバス上の特定アドレス信号を検出したとき上
記バスバツフア回路にイネーブル信号を供給するアドレ
スデコーダと、あらかじめ定めた特定のデータパターン
を設定するための特定データ設定手段と、該特定データ
設定手段に設定された特定データパターンと前記バスバ
ツフア回路の出力データとを比較するコンパレータとを
備えて、コンピュータの動作ルーチン上に前記特定のデ
ータと特定のアドレス信号を出力するようにプログラム
を作成しておいて、前記特定のアドレスがアドレスバス
上に送出されたとき前記バスバツフア回路がデータバス
上のデータを格納し、前記コンパレータが上記バスバツ
フア回路に格納されたデータと前記特定データ設定手段
に設定された特定のデータパターンとを比較し、両デー
タの不一致によってコンピュータ動作の不良を検出する
ことを特徴とする。
発明の実施例
次に１本発明について、図面を参照して詳細に説明する
。
。
図は、本発明の一実施例を示すブロック図である。すな
わち、マイクロプロセッサｌのアドレスバネ７に接続さ
れ、マイクロプロセッサ１から送出された特定のアドレ
ス信号を検出するとイネーブル信号９を出力するアドレ
スデコーダ３と、該アドレスデコーダ３の出力するイネ
ーブル信号９が入力されたとき、データバス８上のデー
タを格納するバスバツフア回路４と、前記イネーブル信
号９によって前記バスバツフア回路４の出力データ１０
をあらかじめ定めた特定のデータ信号パターンと比較し
、不一致のとき不一致出力１２を出力するコンパレータ
５と、該コンパレータ５の不一致出力１２を格納し警報
信号１５を出力するＤ形フリップフロップ回路１４と、
周期的にマイクロブ上セッサ１に試験要求を出力するタ
イマ回路２と複数のデータパターン設定端子６等を含む
特定データ設定手段から構成されている。上記特定のデ
ータ信号パターンは、前記コンパレータ５の一方の入力
端子Ｂｌ−Ｂ８に接続された複数のデータパターン設定
端子６を接地または非接地とすることによって設定する
ことができる。接地されない入力端子には“ｌ”が入力
され、接地された入力端子には０”が入力される。
わち、マイクロプロセッサｌのアドレスバネ７に接続さ
れ、マイクロプロセッサ１から送出された特定のアドレ
ス信号を検出するとイネーブル信号９を出力するアドレ
スデコーダ３と、該アドレスデコーダ３の出力するイネ
ーブル信号９が入力されたとき、データバス８上のデー
タを格納するバスバツフア回路４と、前記イネーブル信
号９によって前記バスバツフア回路４の出力データ１０
をあらかじめ定めた特定のデータ信号パターンと比較し
、不一致のとき不一致出力１２を出力するコンパレータ
５と、該コンパレータ５の不一致出力１２を格納し警報
信号１５を出力するＤ形フリップフロップ回路１４と、
周期的にマイクロブ上セッサ１に試験要求を出力するタ
イマ回路２と複数のデータパターン設定端子６等を含む
特定データ設定手段から構成されている。上記特定のデ
ータ信号パターンは、前記コンパレータ５の一方の入力
端子Ｂｌ−Ｂ８に接続された複数のデータパターン設定
端子６を接地または非接地とすることによって設定する
ことができる。接地されない入力端子には“ｌ”が入力
され、接地された入力端子には０”が入力される。
次に、本実施例の動作について説明する。先ず、マイク
ロプロセッサｌは、タイマ回路２から定期的に入力され
る試験要求によって、プログラムの実行を開始し、アド
レスバス７上に特定アドレスを送出し、データバス８上
に特定データを送出する。このときアドレスデコーダ３
が上記特定アドレスを検出してイネーブル信号９を出力
し、バスバツフア回路４．コンパレータ５にイネーブル
信号９を供給する。従ってバスバツフア回路４はデータ
バス８上の（特定の）データを格納してコンパレータ５
に供給し、コンパレータ５はあらかじめ設定された特定
のデータパターンと比較し、不一致のときは不一致出力
１２を出力してＤ形フリップフロップ回路１４のデータ
人力りに入力させる。Ｄ形フリップフロップ回路１４は
、マイクロプロセッサ１から出力されるクロック１３に
よって上記不一致出力１２をセットし、警報信号！５を
出力する。すなわち、データバス上に送出された特定の
データがあらかじめ定めた特定のデータパターンと不一
致であれば警報信号１５が出力され、アドレスおよびク
ロックの他に、データの監視も行なうことができる。
ロプロセッサｌは、タイマ回路２から定期的に入力され
る試験要求によって、プログラムの実行を開始し、アド
レスバス７上に特定アドレスを送出し、データバス８上
に特定データを送出する。このときアドレスデコーダ３
が上記特定アドレスを検出してイネーブル信号９を出力
し、バスバツフア回路４．コンパレータ５にイネーブル
信号９を供給する。従ってバスバツフア回路４はデータ
バス８上の（特定の）データを格納してコンパレータ５
に供給し、コンパレータ５はあらかじめ設定された特定
のデータパターンと比較し、不一致のときは不一致出力
１２を出力してＤ形フリップフロップ回路１４のデータ
人力りに入力させる。Ｄ形フリップフロップ回路１４は
、マイクロプロセッサ１から出力されるクロック１３に
よって上記不一致出力１２をセットし、警報信号！５を
出力する。すなわち、データバス上に送出された特定の
データがあらかじめ定めた特定のデータパターンと不一
致であれば警報信号１５が出力され、アドレスおよびク
ロックの他に、データの監視も行なうことができる。
なお、タイマ回路２の周期は、手動によって設定しても
よく、またはマイクロプロセッサｌからの指令によって
設定するようにしてもよい。
よく、またはマイクロプロセッサｌからの指令によって
設定するようにしてもよい。
発明の効果
以上のように、本発明においては、マイクロプロセッサ
から特定のアドレスおよび特定のデータを−・定周期で
アドレスバスおよびデータバス上に送出するようにプロ
グラムしておき、アドレスデコーダによって特定のアド
レスを検出したときバスバツフア回路によってデータバ
ス上のデータを格納し、該データをあらかじめ設定され
た特定のデータパターンと比較することによりデータネ
良を検出するように構成したから、従来は、データ不良
を検出できなかったという欠点を解決し、より充実した
コンピュータ動作不良検出を行なうことができるという
効果がある。
から特定のアドレスおよび特定のデータを−・定周期で
アドレスバスおよびデータバス上に送出するようにプロ
グラムしておき、アドレスデコーダによって特定のアド
レスを検出したときバスバツフア回路によってデータバ
ス上のデータを格納し、該データをあらかじめ設定され
た特定のデータパターンと比較することによりデータネ
良を検出するように構成したから、従来は、データ不良
を検出できなかったという欠点を解決し、より充実した
コンピュータ動作不良検出を行なうことができるという
効果がある。
図は本発明の一実施例を示すブロック図である。
図において、ｌ二マイクロプロセッサ、２：タイマ回路
、３ニアドレスデコーダ、４：バスバッファ回路、５：
コンパレータ、６：データパターン設定端子、７：アド
レスバス、８：データパス、９：イネーブル信号、１０
：出力データ、１２：不一致出力、１３：クロック、１
４：Ｄ形フリップフロップ回路、１５：警報信号。
、３ニアドレスデコーダ、４：バスバッファ回路、５：
コンパレータ、６：データパターン設定端子、７：アド
レスバス、８：データパス、９：イネーブル信号、１０
：出力データ、１２：不一致出力、１３：クロック、１
４：Ｄ形フリップフロップ回路、１５：警報信号。
Claims (1)
- マイクロプロセツサのデータバスに接続されたバスバツ
フア回路と、アドレスバス上の特定アドレス信号を検出
したとき上記バスバツフア回路にイネーブル信号を供給
するアドレスデコーダと、あらかじめ定めた特定のデー
タパターンを設定するための特定データ設定手段と、該
特定データ設定手段に設定された特定データパターンと
前記バスバツフア回路の出力データとを比較するコンパ
レータとを備えて、コンピユータの動作ルーチン上に前
記特定のデータと特定のアドレス信号を出力するように
プログラムを作成しておいて、前記特定のアドレスがア
ドレスバス上に送出されたとき前記バスバツフア回路が
データバス上のデータを格納し、前記コンパレータが上
記バスバツフア回路に格納されたデータと前記特定デー
タ設定手段に設定された特定のデータパターンとを比較
し、両データの不一致によつてコンピユータ動作の不良
を検出することを特徴とするコンピユータ動作不良検出
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59169081A JPS6146533A (ja) | 1984-08-13 | 1984-08-13 | コンピユ−タ動作不良検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59169081A JPS6146533A (ja) | 1984-08-13 | 1984-08-13 | コンピユ−タ動作不良検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6146533A true JPS6146533A (ja) | 1986-03-06 |
Family
ID=15879969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59169081A Pending JPS6146533A (ja) | 1984-08-13 | 1984-08-13 | コンピユ−タ動作不良検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6146533A (ja) |
-
1984
- 1984-08-13 JP JP59169081A patent/JPS6146533A/ja active Pending
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