JPS61107444A - エラ−トレ−ス方式 - Google Patents
エラ−トレ−ス方式Info
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- JPS61107444A JPS61107444A JP59228526A JP22852684A JPS61107444A JP S61107444 A JPS61107444 A JP S61107444A JP 59228526 A JP59228526 A JP 59228526A JP 22852684 A JP22852684 A JP 22852684A JP S61107444 A JPS61107444 A JP S61107444A
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0745—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in an input/output transactions management context
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- G—PHYSICS
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、入出力プロセッサにおいてデータ処理中に
エラーが検出された場合のエラートレース方式に関する
。
エラーが検出された場合のエラートレース方式に関する
。
［発明の技術的背景］
第２図に示すように、ＣＰＵ１１、主メモリ１２、およ
び入出力プロセッサ１３．１３・・・がＤＭＡバス１４
により相互接続されている計算機システムでは、入出力
プロセッサ１３においてデータ処理中にエラーが検出さ
れた場合のエラートレースは、一般に次のように行なわ
れる。まず、入出力プロセッサ１３は、主メモリ１２上
のステータス格納エリアにエラー情報（メモリ読出しエ
ラー／ＤＭＡバス転送パリティエラー）を格納し、ｃ
ｐ ｕ １ｉに割込みを Ｉ゛かける。これによ
りｃ ｐ ｕ ｉｉは、入出力ブＯセッサ１３からの割
込みを受けた時刻を示す時刻情報、および上記ステータ
ス格納エリア内のエラー情報からなるエラートレース情
報を、主メモリ１２上のトレースエリアに格納する。そ
して、ＣＰ Ｕ １１は、主メモリ１２上のトレースエ
リアに格納したトレース情報に基づいて故障解析を行な
う。
び入出力プロセッサ１３．１３・・・がＤＭＡバス１４
により相互接続されている計算機システムでは、入出力
プロセッサ１３においてデータ処理中にエラーが検出さ
れた場合のエラートレースは、一般に次のように行なわ
れる。まず、入出力プロセッサ１３は、主メモリ１２上
のステータス格納エリアにエラー情報（メモリ読出しエ
ラー／ＤＭＡバス転送パリティエラー）を格納し、ｃ
ｐ ｕ １ｉに割込みを Ｉ゛かける。これによ
りｃ ｐ ｕ ｉｉは、入出力ブＯセッサ１３からの割
込みを受けた時刻を示す時刻情報、および上記ステータ
ス格納エリア内のエラー情報からなるエラートレース情
報を、主メモリ１２上のトレースエリアに格納する。そ
して、ＣＰ Ｕ １１は、主メモリ１２上のトレースエ
リアに格納したトレース情報に基づいて故障解析を行な
う。
［背景技術の問題点］
上記した時刻情報は、一般に５０ｍ５のシステムタイマ
１５からのタイマ割込みをカウントすることにより得ら
れる。したがってシステムタイマ１５で指定可能な時刻
は５０ｍ５の整数倍となる。このため、同じｓｏｍｓ内
に２台の入出力プロセッサ１３．１３が故障した場合に
は、エラー発生時刻は同じになる。
１５からのタイマ割込みをカウントすることにより得ら
れる。したがってシステムタイマ１５で指定可能な時刻
は５０ｍ５の整数倍となる。このため、同じｓｏｍｓ内
に２台の入出力プロセッサ１３．１３が故障した場合に
は、エラー発生時刻は同じになる。
このような場合、入出力プロセッサ１３．１３の故障箇
所が互いに無関係であれば問題はないが、例えばＤＭＡ
バスインタフェース素子の故障により２次障害を起こす
場合には、いずれが１次要因であるか判断ができない欠
点があった。また、入出力プロセッサ１３によるメモリ
ライト機能が正常でない場合には、エラートレース情報
の収集が不可能となる欠点もあった。
所が互いに無関係であれば問題はないが、例えばＤＭＡ
バスインタフェース素子の故障により２次障害を起こす
場合には、いずれが１次要因であるか判断ができない欠
点があった。また、入出力プロセッサ１３によるメモリ
ライト機能が正常でない場合には、エラートレース情報
の収集が不可能となる欠点もあった。
［発明の目的］
この発明は上記事情に鑑みてなされたものでその目的は
、システムタイマより精度の高い共通タイマをメモリ制
御部に設け、上記共通タイマからエラートレース情報の
構成要素である時刻情報（タイマ値）を得ることにより
、エラー発生時刻を精度よく知ることができ、もって故
障解析精度の向上が図れるエラートレース方式を提供す
ることにある。
、システムタイマより精度の高い共通タイマをメモリ制
御部に設け、上記共通タイマからエラートレース情報の
構成要素である時刻情報（タイマ値）を得ることにより
、エラー発生時刻を精度よく知ることができ、もって故
障解析精度の向上が図れるエラートレース方式を提供す
ることにある。
この発明の他の目的は、共通タイマから時刻情報（タイ
マ値）を得ることができない場合でも、エラー発生時刻
のトレースが行なえるエラートレース方式を提供するこ
とにある。
マ値）を得ることができない場合でも、エラー発生時刻
のトレースが行なえるエラートレース方式を提供するこ
とにある。
この発明の更に他の目的は、主メモリへのエラートレー
スが不可能な場合でも、エラー解析が可能なエラートレ
ース方式を提供することにある。
スが不可能な場合でも、エラー解析が可能なエラートレ
ース方式を提供することにある。
［発明の概要］
この発明では、ＣＰＬＩ、主メモリ、および入出力プロ
セッサがＤＭＡバスにより相互接続されている計算機シ
ステムにおいて、上記主メモリのメモリ制御部に、シス
テムタイマより周波数の高い共通タイマが設けられる。
セッサがＤＭＡバスにより相互接続されている計算機シ
ステムにおいて、上記主メモリのメモリ制御部に、シス
テムタイマより周波数の高い共通タイマが設けられる。
この共通タイマの示すタイマ値は、入出力プロセッサに
おいてデータ処理中にエラーが検出された場合に、ＤＭ
Ａバス経由で入出力プロセッサに読出され、同タイマ値
とエラー情報からなるエラートレース情報が生成される
。このようにして生成されたエラートレース情報は、Ｄ
ＭＡバス経由で主メモリにトレースされる。
おいてデータ処理中にエラーが検出された場合に、ＤＭ
Ａバス経由で入出力プロセッサに読出され、同タイマ値
とエラー情報からなるエラートレース情報が生成される
。このようにして生成されたエラートレース情報は、Ｄ
ＭＡバス経由で主メモリにトレースされる。
［発明の実施例］
第１図はこの発明の一実施例に係る計算機システムを示
す。同図において、２０はＣＰＵ、３０は主メモリ、４
０は主メモリ３０のメモリ制御部である。
す。同図において、２０はＣＰＵ、３０は主メモリ、４
０は主メモリ３０のメモリ制御部である。
メモリ制御部４０において、４１はシステム時刻（５０
Ｉｓの整数倍）より精度の高い共通タイマ、４２は主メ
モリ３０と後述するＤＭＡバス８０との間のデータ授受
に供されるデータレジスタである。共通タイだ
７４１は、数１０μｓの周期で発振する発振器４３と、
発振器４３からの出力信号に同期してカウント動作を行
なうカウンタ４４とからなる。カウンタ４４は、システ
ム電源の投入に応じて低レベルに遷移するパワーオン信
号４５により、カウント可能状態となる。
Ｉｓの整数倍）より精度の高い共通タイマ、４２は主メ
モリ３０と後述するＤＭＡバス８０との間のデータ授受
に供されるデータレジスタである。共通タイだ
７４１は、数１０μｓの周期で発振する発振器４３と、
発振器４３からの出力信号に同期してカウント動作を行
なうカウンタ４４とからなる。カウンタ４４は、システ
ム電源の投入に応じて低レベルに遷移するパワーオン信
号４５により、カウント可能状態となる。
５０、５０・・・は入出力プロセッサである。入出力プ
ロセッサ５０は、同プロセッサ５０の中心を成すマイク
ロプロセッサ５１、マイクロプロセッサ５１に対するタ
イマ割込みを発生するタイマ５２、内部メモリとしての
ＲＡＭ５３、およびＤＭＡバス８０とのデータ授受に供
されるデータレジスタ５４を含んでいる。
ロセッサ５０は、同プロセッサ５０の中心を成すマイク
ロプロセッサ５１、マイクロプロセッサ５１に対するタ
イマ割込みを発生するタイマ５２、内部メモリとしての
ＲＡＭ５３、およびＤＭＡバス８０とのデータ授受に供
されるデータレジスタ５４を含んでいる。
ＲＡＭ５３には、タイマ５２によって決定されるタイマ
値を格納するタイマ値格納エリア５５、およびエラート
レース情報を格納するトレースエリア５６とが用意され
る。６０はシステムの保守を司る保守プロセッサ、７０
はｃ ｐ ｕ ｚｏｓよび入出力プロセッサ５０、５０
・・・を保守プロセッサ６０に接続するシリアルバス、
８０は［）ＭＡババスある。ＣＰ Ｕ ２０、メモリ制
御部４０、入出力プロセッサ５０．５０・・・、および
保守プロセッサ６０は、ＤＭＡバス８０により相互接続
される。
い次に、この発明の一実施例の動作を説明する。
値を格納するタイマ値格納エリア５５、およびエラート
レース情報を格納するトレースエリア５６とが用意され
る。６０はシステムの保守を司る保守プロセッサ、７０
はｃ ｐ ｕ ｚｏｓよび入出力プロセッサ５０、５０
・・・を保守プロセッサ６０に接続するシリアルバス、
８０は［）ＭＡババスある。ＣＰ Ｕ ２０、メモリ制
御部４０、入出力プロセッサ５０．５０・・・、および
保守プロセッサ６０は、ＤＭＡバス８０により相互接続
される。
い次に、この発明の一実施例の動作を説明する。
システム電源が投入されると、パワーオン信号４５が低
レベルに遷移する。これにより、メモリ制御部４０に設
けられた共通タイマ４１内のカウンタ４４はカウント可
能状態となる。また、発振器４３が動作を開始する。し
かして、発振器４３からの出力信号がカウンタ４４に供
給されると、カウンタ４４は発振器４３からの出力信号
の例えば低レベルから高レベルへの状態遷移に応じてカ
ウントアッ゛プ動作を行なう。即ち、カウンタ４４は、
システム電源が投入されると発振器４３の発振周期に同
期してカウント動作を行なう。このカウンタ４４の内容
、即ち共通タイマ４１のタイマ値は、システムタイマの
時刻を示す。一方、入出力プロセッサ５０においては、
タイマ５２からマイクロプロセッサ５１に対してタイマ
割込みが発生する毎に、マイクロプロセッサ５１はその
割込みを受付け、ＲＡＭ５３内のタイマ値格納エリア５
５の内容（即ちタイマ値）を＋１する。したがって、タ
イマ値格納エリア５５には、常に最新の・タイマ値（時
刻情報）が格納される。また、マイクロプロセッサ５１
は、一定時間（例えば３０分）毎に、メモリ制御部４０
にタイマ読出し指令を発し、同制御部４０内のカウンタ
４４の内容、即ち共通タイマ４１のタイマ値を、ＤＭＡ
バス８０経由でデータレジスタ５４に読込む。そして、
マイクロプロセッサ５１は、データレジスタ５４の内容
、即ち共通タイマ４１からのタイマ値により、ＲＡ Ｍ
５３内のタイマ値格納エリア５５に格納されているタ
イマ値を補正する。したがって、タイマ値格納エリア５
５には、共通タイマ４１の示すタイマ値に略一致するタ
イマ値が常時格納される。
レベルに遷移する。これにより、メモリ制御部４０に設
けられた共通タイマ４１内のカウンタ４４はカウント可
能状態となる。また、発振器４３が動作を開始する。し
かして、発振器４３からの出力信号がカウンタ４４に供
給されると、カウンタ４４は発振器４３からの出力信号
の例えば低レベルから高レベルへの状態遷移に応じてカ
ウントアッ゛プ動作を行なう。即ち、カウンタ４４は、
システム電源が投入されると発振器４３の発振周期に同
期してカウント動作を行なう。このカウンタ４４の内容
、即ち共通タイマ４１のタイマ値は、システムタイマの
時刻を示す。一方、入出力プロセッサ５０においては、
タイマ５２からマイクロプロセッサ５１に対してタイマ
割込みが発生する毎に、マイクロプロセッサ５１はその
割込みを受付け、ＲＡＭ５３内のタイマ値格納エリア５
５の内容（即ちタイマ値）を＋１する。したがって、タ
イマ値格納エリア５５には、常に最新の・タイマ値（時
刻情報）が格納される。また、マイクロプロセッサ５１
は、一定時間（例えば３０分）毎に、メモリ制御部４０
にタイマ読出し指令を発し、同制御部４０内のカウンタ
４４の内容、即ち共通タイマ４１のタイマ値を、ＤＭＡ
バス８０経由でデータレジスタ５４に読込む。そして、
マイクロプロセッサ５１は、データレジスタ５４の内容
、即ち共通タイマ４１からのタイマ値により、ＲＡ Ｍ
５３内のタイマ値格納エリア５５に格納されているタ
イマ値を補正する。したがって、タイマ値格納エリア５
５には、共通タイマ４１の示すタイマ値に略一致するタ
イマ値が常時格納される。
さて、入出力プロセッサ５０がデータ処理中にエラーを
検出したものとする。この場合、入出力プロセッサ５０
内のマイクロプロセッサ５１は、メモリ制御部４０に対
してタイマ読出し指令を発し、共通タイマ４１のタイマ
値をＤＭＡバス８０経由でデータレジスタ５４に読込む
。次に、マイクロプロセッサ５１は、データレジスタ５
４内のデータ、即ち共通タイマ４１からのタイマ値（エ
ラー発生時刻情報）と、エラー情報とからなるエラート
レース情報を、ＲＡ Ｍ ５３内のトレースエリア５６
に格納する。このようにしてトレースエリア５６に格納
されたエラートレース情報は、ＣＰ Ｕ ２０からの指
令により、ＤＭＡバス８０、メモリ制御部４０経由で主
メモリ３０に転送され、そのトレースエリアに格納され
る。モしてＣＰ Ｕ ２０は、主メモリ３０にトレース
されたエラートレース情報に基づいて、故障解析を行な
う。
検出したものとする。この場合、入出力プロセッサ５０
内のマイクロプロセッサ５１は、メモリ制御部４０に対
してタイマ読出し指令を発し、共通タイマ４１のタイマ
値をＤＭＡバス８０経由でデータレジスタ５４に読込む
。次に、マイクロプロセッサ５１は、データレジスタ５
４内のデータ、即ち共通タイマ４１からのタイマ値（エ
ラー発生時刻情報）と、エラー情報とからなるエラート
レース情報を、ＲＡ Ｍ ５３内のトレースエリア５６
に格納する。このようにしてトレースエリア５６に格納
されたエラートレース情報は、ＣＰ Ｕ ２０からの指
令により、ＤＭＡバス８０、メモリ制御部４０経由で主
メモリ３０に転送され、そのトレースエリアに格納され
る。モしてＣＰ Ｕ ２０は、主メモリ３０にトレース
されたエラートレース情報に基づいて、故障解析を行な
う。
上記エラートレース情報中のタイマ値、即ちエラー発生
時刻を示す時刻情報は、システムタイマの周期（５０１
１ｓ）より極めて短い周期（数１０μＳ）の信号をカウ
ントすることにより生成されるため、システム時刻より
著しく精度が高い。したがって、従来の方式に比べて、
詳細な時系列解析が行なえる。
時刻を示す時刻情報は、システムタイマの周期（５０１
１ｓ）より極めて短い周期（数１０μＳ）の信号をカウ
ントすることにより生成されるため、システム時刻より
著しく精度が高い。したがって、従来の方式に比べて、
詳細な時系列解析が行なえる。
次に、入出力プロセッサ５０内のＤＭＡバスインタフェ
ース機能などに障害があり、入出力プロセッサ５０内の
エラートレース情報を主メモリ３０に転送することが不
可能な場合について説明する。この場合には、ＣＰ Ｕ
２０からの指令が実行されないことになり、ＣＰ Ｌ
Ｊ ２０においてエラーが発生する。
ース機能などに障害があり、入出力プロセッサ５０内の
エラートレース情報を主メモリ３０に転送することが不
可能な場合について説明する。この場合には、ＣＰ Ｕ
２０からの指令が実行されないことになり、ＣＰ Ｌ
Ｊ ２０においてエラーが発生する。
この場合、ＣＰ Ｕ ２０は保守プロセッサ６０を起動
する。これにより、保守プロセッサ６０は入出力プロセ
ッサ５０に対してエラートレース情報転送指令を発する
。入出力プロセッサ５０内のマイクロプロセッサ５１は
、保守プロセッサ６０からの指令に応じ、（ＲＡＭ５３
内の）トレースエリア５６に格納されているエラートレ
ース情報を、シリアルバス７０経由で保守プロセッサ６
０にシリアル転送する。即ち、この実施例では、エラー
トレース情報を主メモリ３０に転送できない場合、同情
報が保守プロセッサ６０に転送される。このため、主メ
モリ３０にトレースできなくてもトレース情報が消滅す
ることがなく、故障解析が可能となる。なお、保守プロ
セッサ６０の起動を、ＣＰ Ｕ ２０における上記した
エラー検出に伴うランプ表示などに従い、手動で行なう
ようにしてもよい。また、保守プロセッサ６０が、入出
力プロセッサ５０．５０・・・およびＣＰ Ｕ ２０の
エラートレース情報を、定期的に収集するように構成さ
れていてもよい。
する。これにより、保守プロセッサ６０は入出力プロセ
ッサ５０に対してエラートレース情報転送指令を発する
。入出力プロセッサ５０内のマイクロプロセッサ５１は
、保守プロセッサ６０からの指令に応じ、（ＲＡＭ５３
内の）トレースエリア５６に格納されているエラートレ
ース情報を、シリアルバス７０経由で保守プロセッサ６
０にシリアル転送する。即ち、この実施例では、エラー
トレース情報を主メモリ３０に転送できない場合、同情
報が保守プロセッサ６０に転送される。このため、主メ
モリ３０にトレースできなくてもトレース情報が消滅す
ることがなく、故障解析が可能となる。なお、保守プロ
セッサ６０の起動を、ＣＰ Ｕ ２０における上記した
エラー検出に伴うランプ表示などに従い、手動で行なう
ようにしてもよい。また、保守プロセッサ６０が、入出
力プロセッサ５０．５０・・・およびＣＰ Ｕ ２０の
エラートレース情報を、定期的に収集するように構成さ
れていてもよい。
ヶ１、□、イｖ４１．７）９イｖｉｏ□、５□ ：
１ない場合の動作を説明する。入出力プロセッサ５０に
おけるエラー検出時に、共通タイマ４１からのタイマ値
の読出しができない場合、マイクロプロセッサ５１はＲ
ＡＭ５３内のタイマ値格納エリア５５に格納されている
最新のタイマ値を、共通タイマ４１からのタイマ値に代
えて使用する。即ち、マイクロプロセッサ５１は、タイ
マ値格納エリア５５からのタイマ値と、エラー情報とか
らなるエラートレース情報を生成し、ＲＡＭ５３内のト
レースエリア５６に格納する。以後の動作は、前記した
共通タイマ４１からのタイマ値を用いた場合と同様であ
る。タイマ値格納エリア５５に格納されているタイマ値
は、前記したように共通タイマ４１の示すタイマ値に略
一致している。したがって、エラー検出時に共通タイマ
４１からのタイマ値の読出しができない場合でも、精度
の高い故障解析が可能となる。
１ない場合の動作を説明する。入出力プロセッサ５０に
おけるエラー検出時に、共通タイマ４１からのタイマ値
の読出しができない場合、マイクロプロセッサ５１はＲ
ＡＭ５３内のタイマ値格納エリア５５に格納されている
最新のタイマ値を、共通タイマ４１からのタイマ値に代
えて使用する。即ち、マイクロプロセッサ５１は、タイ
マ値格納エリア５５からのタイマ値と、エラー情報とか
らなるエラートレース情報を生成し、ＲＡＭ５３内のト
レースエリア５６に格納する。以後の動作は、前記した
共通タイマ４１からのタイマ値を用いた場合と同様であ
る。タイマ値格納エリア５５に格納されているタイマ値
は、前記したように共通タイマ４１の示すタイマ値に略
一致している。したがって、エラー検出時に共通タイマ
４１からのタイマ値の読出しができない場合でも、精度
の高い故障解析が可能となる。
［発明の効果］
以上詳述したようにこの発明によれば、メモリ制御部に
設けられた共通タイマにより、エラー発生時刻を精度よ
く知ることができるので、故障解析精度が向上する。ま
た、この発明によれば、共通タイマから時刻情報を得る
ことができない場合でも、エラー発生時刻のトレースが
行なえる。更に、この発明によれば、主メモリへのエラ
ートレースが不可能な場合でも、エラートレース情報が
消滅しないので、故障解析が行なえる。
設けられた共通タイマにより、エラー発生時刻を精度よ
く知ることができるので、故障解析精度が向上する。ま
た、この発明によれば、共通タイマから時刻情報を得る
ことができない場合でも、エラー発生時刻のトレースが
行なえる。更に、この発明によれば、主メモリへのエラ
ートレースが不可能な場合でも、エラートレース情報が
消滅しないので、故障解析が行なえる。
第１図はこの発明の一実施例に係る計算線システムのブ
ロック構成図、第２図は従来例を示す図である。 ２０・・・ＣＰＬＪ、３０・・・主メモリ、４０・・・
メモリ制御部、４１・・・共通タイマ、５０・・・入出
力プロセッサ、５１・・・マイクロプロセッサ、５２・
・・タイマ、５５・・・タイマ値格納エリア、６０・・
・保守プロセッサ、７０・・・シリアルバス、８０・・
・ＤＭＡバス。
ロック構成図、第２図は従来例を示す図である。 ２０・・・ＣＰＬＪ、３０・・・主メモリ、４０・・・
メモリ制御部、４１・・・共通タイマ、５０・・・入出
力プロセッサ、５１・・・マイクロプロセッサ、５２・
・・タイマ、５５・・・タイマ値格納エリア、６０・・
・保守プロセッサ、７０・・・シリアルバス、８０・・
・ＤＭＡバス。
Claims (4)
- （１）ＣＰＵ、主メモリ、および入出力プロセッサがＤ
ＭＡバスにより相互接続されている計算機システムにお
いて、上記主メモリのメモリ制御部に設けられ、システ
ムタイマより周波数の高い共通タイマと、上記入出力プ
ロセッサにおいてデータ処理中にエラーが検出された場
合、上記メモリ制御部内の上記共通タイマの示すタイマ
値を上記ＤＭＡバス経由で読出し、同タイマ値とエラー
情報からなるエラートレース情報を生成するエラートレ
ース情報生成手段と、上記エラートレース情報生成手段
により生成されたエラートレース情報を上記ＤＭＡバス
経由で上記主メモリにトレースする手段とを具備するこ
とを特徴とするエラートレース方式。 - （２）ＣＰＵ、主メモリ、および入出力プロセッサがＤ
ＭＡバスにより相互接続されている計算機システムにお
いて、上記主メモリのメモリ制御部に設けられ、システ
ムタイマより周波数の高い共通タイマと、上記入出力プ
ロセッサにおいてデータ処理中にエラーが検出された場
合、上記メモリ制御部内の上記共通タイマの示す第１タ
イマ値を上記ＤＭＡバス経由で読出して同第１タイマ値
とエラー情報からなるエラートレース情報を生成し、同
第１タイマ値の読出しが不可能であれば上記入出力プロ
セッサにより管理されている第２タイマ値とエラー情報
からなるエラートレース情報を生成するエラートレース
情報生成手段と、上記エラートレース情報生成手段によ
り生成されたエラートレース情報を上記ＤＭＡバス経由
で上記主メモリにトレースする手段とを具備することを
特徴とするエラートレース方式。 - （３）上記入出力プロセッサは、上記第２タイマ値を、
上記メモリ制御部内の上記共通タイマの示す第１タイマ
値に応じて一定時間毎に補正することを特徴とする特許
請求の範囲第２項記載のエラートレース方式。 - （４）ＣＰＵ、主メモリ、保守プロセッサ、および入出
力プロセッサがＤＭＡバスにより相互接続され、上記Ｃ
ＰＵ、保守プロセッサ、および入出力プロセッサがシリ
アルバスにより相互接続されいる計算機システムにおい
て、上記主メモリのメモリ制御部に設けられ、システム
タイマより周波数の高い共通タイマと、上記入出力プロ
セッサにおいてデータ処理中にエラーが検出された場合
、上記メモリ制御部内の上記共通タイマの示す第１タイ
マ値を上記ＤＭＡバス経由で読出して同第１タイマ値と
エラー情報からなるエラートレース情報を生成し、同第
１タイマ値の読出しが不可能であれば上記入出力プロセ
ッサにより管理されている第２タイマ値とエラー情報か
らなるエラートレース情報を生成するエラートレース情
報生成手段と、上記エラートレース情報生成手段により
生成されたエラートレース情報を上記ＤＭＡバス経由で
上記主メモリにトレースする手段と、この手段による上
記ＤＭＡバス経由でのトレースが不可能な場合、上記エ
ラートレース情報生成手段により生成されたエラートレ
ース情報を上記シリアルバス経由で上記保守プロセッサ
に転送する手段とを具備することを特徴とするエラート
レース方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59228526A JPS61107444A (ja) | 1984-10-30 | 1984-10-30 | エラ−トレ−ス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59228526A JPS61107444A (ja) | 1984-10-30 | 1984-10-30 | エラ−トレ−ス方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61107444A true JPS61107444A (ja) | 1986-05-26 |
| JPH0421895B2 JPH0421895B2 (ja) | 1992-04-14 |
Family
ID=16877793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59228526A Granted JPS61107444A (ja) | 1984-10-30 | 1984-10-30 | エラ−トレ−ス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61107444A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS632263U (ja) * | 1986-06-17 | 1988-01-08 |
-
1984
- 1984-10-30 JP JP59228526A patent/JPS61107444A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS632263U (ja) * | 1986-06-17 | 1988-01-08 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0421895B2 (ja) | 1992-04-14 |
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| LAPS | Cancellation because of no payment of annual fees |