JPS6146979B2 - - Google Patents
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- Publication number
- JPS6146979B2 JPS6146979B2 JP13885583A JP13885583A JPS6146979B2 JP S6146979 B2 JPS6146979 B2 JP S6146979B2 JP 13885583 A JP13885583 A JP 13885583A JP 13885583 A JP13885583 A JP 13885583A JP S6146979 B2 JPS6146979 B2 JP S6146979B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- floating gate
- gate
- control gate
- capacitance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
- H10D30/683—Floating-gate IGFETs having only two programming levels programmed by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体記憶装置に関するもので、
特に電気的に書き換え可能で高密度の不揮発性メ
モリを実現するものである。
特に電気的に書き換え可能で高密度の不揮発性メ
モリを実現するものである。
従来、比較的高密度の電気的書き換え可能な不
揮発性メモリ（EEPROM）のメモリセルとし
て、第１図に示すようなものが知られており、そ
の詳細については、例えばIEEE Journal of
Solid−State Circuits、Vol.SC−17、No.5、
PP821−827（1982）に述べられている。このメ
モリセルの基本的な構成は以下のようなものであ
る。すなわち、図においてQ1は選択用のトラン
ジスタ、Q2は浮遊状態のゲート（フローテイン
グゲートFG）を有する記憶用のトランジスタ
で、上記トランジスタQ2のドレインはトランジ
スタQ1のソース、ドレインを介してビツト線BL
に接続され、ソースはソース電源ラインＳに接続
されている。なお、SGはセレクシヨンゲート、
CGは制御ゲート（コントロールゲート）であ
る。
揮発性メモリ（EEPROM）のメモリセルとし
て、第１図に示すようなものが知られており、そ
の詳細については、例えばIEEE Journal of
Solid−State Circuits、Vol.SC−17、No.5、
PP821−827（1982）に述べられている。このメ
モリセルの基本的な構成は以下のようなものであ
る。すなわち、図においてQ1は選択用のトラン
ジスタ、Q2は浮遊状態のゲート（フローテイン
グゲートFG）を有する記憶用のトランジスタ
で、上記トランジスタQ2のドレインはトランジ
スタQ1のソース、ドレインを介してビツト線BL
に接続され、ソースはソース電源ラインＳに接続
されている。なお、SGはセレクシヨンゲート、
CGは制御ゲート（コントロールゲート）であ
る。
第２図は、上記第１図の回路の断面構成を示し
ている。図において、第１図と同一構成部には同
じ符号を付す。Ｐ型の半導体基板１１上には上記
トランジスタQ2，Q1のソース、ドレイン領域と
して働くN+形の不純物領域１２１，１２２，１
２３が形成され、この不純物領域１２１，１２２
間および１２２，１２３間には絶縁層１３１，１
３２を介してフローテイングゲートFG、セレク
シヨンゲートSGが形成される。さらに、上記フ
ローテイングゲートFG上には絶縁層１４を介し
てコントロールゲートCGが形成される。今、ト
ランジスタQ2のフローテイングゲートFGとドレ
イン領域１２２間の容量をC1、コントロールゲ
ートCGとフローテイングゲートFG間の容量を
C2、フローテイングゲートFGとチヤネル領域１
５間の容量をC3、およびフローテイングゲート
FGとソース領域１２１間の容量をC4とすると、
各容量C1〜C4間には「C2＞C1＋C3＋C4」なる関
係が成立する。
ている。図において、第１図と同一構成部には同
じ符号を付す。Ｐ型の半導体基板１１上には上記
トランジスタQ2，Q1のソース、ドレイン領域と
して働くN+形の不純物領域１２１，１２２，１
２３が形成され、この不純物領域１２１，１２２
間および１２２，１２３間には絶縁層１３１，１
３２を介してフローテイングゲートFG、セレク
シヨンゲートSGが形成される。さらに、上記フ
ローテイングゲートFG上には絶縁層１４を介し
てコントロールゲートCGが形成される。今、ト
ランジスタQ2のフローテイングゲートFGとドレ
イン領域１２２間の容量をC1、コントロールゲ
ートCGとフローテイングゲートFG間の容量を
C2、フローテイングゲートFGとチヤネル領域１
５間の容量をC3、およびフローテイングゲート
FGとソース領域１２１間の容量をC4とすると、
各容量C1〜C4間には「C2＞C1＋C3＋C4」なる関
係が成立する。
上述したEEPROMの動作は以下に述べるよう
なものである。まず、消去動作は、セレクシヨン
ゲートSGおよびコントロールゲートCGに高電圧
ＶPP（通常16〜21V）を印加するとともに、ビツ
ト線BLおよびソース電源ラインＳをOVに設定す
る。これによつて、トランジスタQ1がオンしト
ランジスタQ2のドレイン、ソースがOVでコント
ロールゲートCGがＶPPとなるので、C2＞C1＋C3
＋C4であるからフローテイングゲートFGはＶPP
により近い電位となり、電界は主としてフローテ
イングゲートFGとソース、ドレイン領域１２
１，１２２間に加わる。絶縁層１３１は約100Å
と極めて薄いためフアウラー・ノルトハイム型と
呼ばれる電流がソース、ドレインとフローテイン
グゲートFG間に流れ、電子がフローテイングゲ
ートFGに蓄えられる。
なものである。まず、消去動作は、セレクシヨン
ゲートSGおよびコントロールゲートCGに高電圧
ＶPP（通常16〜21V）を印加するとともに、ビツ
ト線BLおよびソース電源ラインＳをOVに設定す
る。これによつて、トランジスタQ1がオンしト
ランジスタQ2のドレイン、ソースがOVでコント
ロールゲートCGがＶPPとなるので、C2＞C1＋C3
＋C4であるからフローテイングゲートFGはＶPP
により近い電位となり、電界は主としてフローテ
イングゲートFGとソース、ドレイン領域１２
１，１２２間に加わる。絶縁層１３１は約100Å
と極めて薄いためフアウラー・ノルトハイム型と
呼ばれる電流がソース、ドレインとフローテイン
グゲートFG間に流れ、電子がフローテイングゲ
ートFGに蓄えられる。
次に、書き込みは、セレクシヨンゲートにＶPP
を、コントロールゲートCGにOVを、ビツト線
BLにＶPPを、ソース電源ラインＳに5V（あるい
は開放する）をそれぞれ印加する。こうすること
によりC2＞C1＋C3＋C4であるから電界は主とし
てフローテイングゲートFGとソース、ドレイン
間に加わり、今度は電子がフローテイングゲート
FGからドレインに抜け、フローテイングゲート
FGに蓄積された負の電荷が減る。従つて、トラ
ンジスタQ2の閾値電圧が低下して閾値電圧が−
5V位のデプリーシヨン型になる。なお、ソース
電源ラインＳを5Vあるいは開放する理由は、ト
ランジスタQ2のドレインからソースに向かつて
流れる無駄な電流を遮断するためである。
を、コントロールゲートCGにOVを、ビツト線
BLにＶPPを、ソース電源ラインＳに5V（あるい
は開放する）をそれぞれ印加する。こうすること
によりC2＞C1＋C3＋C4であるから電界は主とし
てフローテイングゲートFGとソース、ドレイン
間に加わり、今度は電子がフローテイングゲート
FGからドレインに抜け、フローテイングゲート
FGに蓄積された負の電荷が減る。従つて、トラ
ンジスタQ2の閾値電圧が低下して閾値電圧が−
5V位のデプリーシヨン型になる。なお、ソース
電源ラインＳを5Vあるいは開放する理由は、ト
ランジスタQ2のドレインからソースに向かつて
流れる無駄な電流を遮断するためである。
しかし、上記のような構成では情報の書き込み
時にソース電源ラインＳを5Vあるいは開放にし
た場合、ソース電源ラインＳは非選択の行や列で
も共通に5Vあるいはそれ以上となる。このため
非選択セルにおけるソース電源ラインＳとフロー
テイングゲートFG間に電界が加わり、電荷の保
持特性を悪化させる欠点がある。つまり、ソース
とフローテイングゲート間に印加された電圧によ
つて電子がわずかづつ流れ出し記憶情報が変化す
る。
時にソース電源ラインＳを5Vあるいは開放にし
た場合、ソース電源ラインＳは非選択の行や列で
も共通に5Vあるいはそれ以上となる。このため
非選択セルにおけるソース電源ラインＳとフロー
テイングゲートFG間に電界が加わり、電荷の保
持特性を悪化させる欠点がある。つまり、ソース
とフローテイングゲート間に印加された電圧によ
つて電子がわずかづつ流れ出し記憶情報が変化す
る。
また、前記第２図における絶縁層１３１は、単
結晶シリコン（半導体基板１１）の熱酸化によつ
て形成した100Å〜200Åの薄くて安定性の良い絶
縁層であるのに対し、絶縁層１４はポリシリコン
の酸化膜で薄くするのが困難であり、800Å程度
の膜厚を有している。このため、前述した各容量
の関係「C2＞C1＋C3＋C4」を満足するために
は、第３図のパターン平面図に示すように、コン
トロールゲートCGとフローテイングゲートFGと
の重なり面積を大きくしてコントロールゲート
CGとフローテイングゲートFG間の容量C2を大き
く設定することが必要であり、高集積化が困難で
あつた。
結晶シリコン（半導体基板１１）の熱酸化によつ
て形成した100Å〜200Åの薄くて安定性の良い絶
縁層であるのに対し、絶縁層１４はポリシリコン
の酸化膜で薄くするのが困難であり、800Å程度
の膜厚を有している。このため、前述した各容量
の関係「C2＞C1＋C3＋C4」を満足するために
は、第３図のパターン平面図に示すように、コン
トロールゲートCGとフローテイングゲートFGと
の重なり面積を大きくしてコントロールゲート
CGとフローテイングゲートFG間の容量C2を大き
く設定することが必要であり、高集積化が困難で
あつた。
この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、メモリセルの
選択性および保持特性を向上できるとともに、高
集積化および信頼性の向上を図れ、かつ書き込
み・消去を容易にできるすぐれた半導体記憶装置
を提供することである。
もので、その目的とするところは、メモリセルの
選択性および保持特性を向上できるとともに、高
集積化および信頼性の向上を図れ、かつ書き込
み・消去を容易にできるすぐれた半導体記憶装置
を提供することである。
すなわち、この発明による半導体記憶装置にお
いては、浮遊ゲートの電荷により情報を記憶する
記憶用トランジスタ、この記憶用トランジスタを
選択する選択用トランジスタ、および上記記憶用
トランジスタを共通線から分離するための分離用
トランジスタを単位記憶セルとして設け、上記記
憶用トランジスタの制御ゲートと浮遊ゲート間の
容量を浮遊ゲートとドレイン領域・チヤンネル領
域およびソース領域との間の容量の和より小さく
なる如く構成することにより、情報の消去・書き
込みを制御ゲート側から行なうようにしたもであ
る。
いては、浮遊ゲートの電荷により情報を記憶する
記憶用トランジスタ、この記憶用トランジスタを
選択する選択用トランジスタ、および上記記憶用
トランジスタを共通線から分離するための分離用
トランジスタを単位記憶セルとして設け、上記記
憶用トランジスタの制御ゲートと浮遊ゲート間の
容量を浮遊ゲートとドレイン領域・チヤンネル領
域およびソース領域との間の容量の和より小さく
なる如く構成することにより、情報の消去・書き
込みを制御ゲート側から行なうようにしたもであ
る。
以下、この発明の一実施例について図面を参照
して説明する。第４図は、単位記憶セルの等価回
路を示すものである。図において、Q1は選択用
トランジスタで、この選択用トランジスタQ1の
一端にはビツト線BLが接続され、他端には記憶
用トランジスタQ2の一端が接続される。上記記
憶用トランジスタQ2の他端には分離用トランジ
スタQ3の一端が接続され、この分離用トランジ
スタQ3の他端にはソース電源ライン（共通線）
Ｓが接続されて、上記記憶用トランジスタQ2の
ソース領域とソース電源ラインＳとが分離され
る。なお、記憶用トランジスタQ2のコントロー
ルゲートCGと分離用トランジスタQ3のコントロ
ールゲートCGとは共通接続されている。
して説明する。第４図は、単位記憶セルの等価回
路を示すものである。図において、Q1は選択用
トランジスタで、この選択用トランジスタQ1の
一端にはビツト線BLが接続され、他端には記憶
用トランジスタQ2の一端が接続される。上記記
憶用トランジスタQ2の他端には分離用トランジ
スタQ3の一端が接続され、この分離用トランジ
スタQ3の他端にはソース電源ライン（共通線）
Ｓが接続されて、上記記憶用トランジスタQ2の
ソース領域とソース電源ラインＳとが分離され
る。なお、記憶用トランジスタQ2のコントロー
ルゲートCGと分離用トランジスタQ3のコントロ
ールゲートCGとは共通接続されている。
第５図ａ，ｂは、上記第４図の回路のパターン
平面図およびそのＸ−X′線に沿つた断面構成図
を示すもので、図において、前記第４図に対応す
る部分に同じ符号を付す。セレクシヨンゲート
SGと拡散層１６１，１６２によつて選択用トラ
ンジスタQ1が、コントロールゲートCG、フロー
テイングゲートFGおよび拡散層１６２，１６３
によつて記憶用トランジスタQ2が、コントロー
ルゲートCGと拡散層１６３，１６４によつて分
離用トランジスタQ3がそれぞれ形成される。
平面図およびそのＸ−X′線に沿つた断面構成図
を示すもので、図において、前記第４図に対応す
る部分に同じ符号を付す。セレクシヨンゲート
SGと拡散層１６１，１６２によつて選択用トラ
ンジスタQ1が、コントロールゲートCG、フロー
テイングゲートFGおよび拡散層１６２，１６３
によつて記憶用トランジスタQ2が、コントロー
ルゲートCGと拡散層１６３，１６４によつて分
離用トランジスタQ3がそれぞれ形成される。
上記のような構成において、記憶用トランジス
タQ2のフローテイングゲートFGと拡散層１６
２，１６３およびチヤネル領域１６０との間に形
成される容量C1、C4、C3は前記第１図と同様で
あるが、コントロールゲートCGとフローテイン
グゲートFGとの間に形成される容量C2は、ａ図
におけるコントロールゲートCGとフローテイン
グゲートFGとが絶縁層を介して重なる積層領域
１７１，１７２によつて形成される。従つて、フ
ローテイングゲートFGと拡散層（ソース・ドレ
イン領域）１６２，１６３および基板１１のチヤ
ネル領域１６０との間に形成される容量C1、
C4、C3の和「C1＋C3＋C4」より、コントロール
ゲートCGとフローテイングゲートFGとの間に形
成される容量C2を小さくできる。
タQ2のフローテイングゲートFGと拡散層１６
２，１６３およびチヤネル領域１６０との間に形
成される容量C1、C4、C3は前記第１図と同様で
あるが、コントロールゲートCGとフローテイン
グゲートFGとの間に形成される容量C2は、ａ図
におけるコントロールゲートCGとフローテイン
グゲートFGとが絶縁層を介して重なる積層領域
１７１，１７２によつて形成される。従つて、フ
ローテイングゲートFGと拡散層（ソース・ドレ
イン領域）１６２，１６３および基板１１のチヤ
ネル領域１６０との間に形成される容量C1、
C4、C3の和「C1＋C3＋C4」より、コントロール
ゲートCGとフローテイングゲートFGとの間に形
成される容量C2を小さくできる。
このような構成によれば、絶縁層を介して積層
される第１層目のフローテイングゲートFGと第
２層目のコントロールゲートCGとが、それぞれ
のゲート端によつて平行に囲まれる第１、第２の
積層領域１７１，１７２を有しており、たとえパ
ターニングの際に第１層と第２層の合わせずれが
生じても、上記積層領域１７１，１７２の面積の
和は常に一定となる。すなわち、コントロールゲ
ートCGとフローテイングゲートFG間の容量は常
に一定となるので、容量C2とC1＋C3＋C4との比
を正確に設定できる。
される第１層目のフローテイングゲートFGと第
２層目のコントロールゲートCGとが、それぞれ
のゲート端によつて平行に囲まれる第１、第２の
積層領域１７１，１７２を有しており、たとえパ
ターニングの際に第１層と第２層の合わせずれが
生じても、上記積層領域１７１，１７２の面積の
和は常に一定となる。すなわち、コントロールゲ
ートCGとフローテイングゲートFG間の容量は常
に一定となるので、容量C2とC1＋C3＋C4との比
を正確に設定できる。
上記のような構成において、動作を説明する。
まず、消去動作は、セレクシヨンゲートSGに選
択用トランジスタQ1の閾値電圧を越える電圧、
例えば5V〜ＶPPを、コントロールゲートCGには
高電圧ＶPPをそれぞれ印加するとともに、ビツト
線BLおよびソース電源ラインＳをOVに設定す
る。容量C2にくらべてC1とC3とC4の和の方が大
きいから、コントロールゲートCGとソース、ド
レインおよびチヤンネル間の電位差によつて生ず
る電界は、主としてフローテイングゲートFGと
コントロールゲートCGの間に加わる。これによ
つて記憶用トランジスタQ2のフローテイングゲ
ートFGとコントロールゲートCG間に大きな電界
が加わり、フアウラー・ノルトハイム電流はフロ
ーテイングゲートFGとコントロールゲートCG間
に流れ、電子がフローテイングゲートFGからコ
ントロールゲートCGへ抜け出し、記憶用トラン
ジスタQ2の閾値電圧は負となり、デプレーシヨ
ン型となる。この時、トランジスタQ2のドレイ
ンとソースは共にOVで同電位であるので無駄な
チヤネル電流は流れない。
まず、消去動作は、セレクシヨンゲートSGに選
択用トランジスタQ1の閾値電圧を越える電圧、
例えば5V〜ＶPPを、コントロールゲートCGには
高電圧ＶPPをそれぞれ印加するとともに、ビツト
線BLおよびソース電源ラインＳをOVに設定す
る。容量C2にくらべてC1とC3とC4の和の方が大
きいから、コントロールゲートCGとソース、ド
レインおよびチヤンネル間の電位差によつて生ず
る電界は、主としてフローテイングゲートFGと
コントロールゲートCGの間に加わる。これによ
つて記憶用トランジスタQ2のフローテイングゲ
ートFGとコントロールゲートCG間に大きな電界
が加わり、フアウラー・ノルトハイム電流はフロ
ーテイングゲートFGとコントロールゲートCG間
に流れ、電子がフローテイングゲートFGからコ
ントロールゲートCGへ抜け出し、記憶用トラン
ジスタQ2の閾値電圧は負となり、デプレーシヨ
ン型となる。この時、トランジスタQ2のドレイ
ンとソースは共にOVで同電位であるので無駄な
チヤネル電流は流れない。
一方、書き込みを行なう場合は、セレクシヨン
ゲートSGをＶPP、コントロールゲートCGをOV
に設定する。そして、書き込みたいメモリセルの
ビツト線BLに高電圧ＶPPを印加すると、記憶用
トランジスタQ2のドレインには選択用トランジ
スタQ1の閾値電圧ＶTH1だけ下がつた「ＶPP−Ｖ
TH1なる電位が加わる。書き込みを行なう前には
予め消去を行なつてあるので、記憶用トランジス
タQ2の閾値電圧ＶTH2は負になつており、このト
ランジスタQ2のチヤネル領域には反転層が形成
されている。このためフローテイングゲートFG
とチヤネル領域１６０間の容量C3の値は大き
く、このトランジスタQ2は導通状態にあるの
で、ソース側ノードＢとドレイン側ノードＡとは
同電位である。従つて、フローテイングゲート
FGは、各容量の和「C1＋C3＋C4」により高電位
に引き上げられ、コントロールゲートCGとフロ
ーテイングゲートFG間には強い電界が加わつ
て、コントロールゲートCGからフローテイング
ゲートFGに向かつて電子が流れ込み、フローテ
イングゲートFGは負に帯電する。このフローテ
イングゲートFGの負の帯電によつて記憶用トラ
ンジスタQ2の閾値電圧ＶTH2は正の方向にシフト
されエンハンスメント型になる。この時、分離用
トランジスタQ3が通常のエンハンスメント型で
あれば、コントロールゲートCGがOV、ソース電
源ラインＳがOVであるので非導通状態である。
この場合は、後述するように、読み出しの際には
コントロールゲートCGの電位を１〜3V程度に上
げて、分離用トランジスタQ3が導通するように
する必要がある。上記コントロールゲートCGの
電位がOVで読み出しを行なえるようにするに
は、分離用トランジスタQ3をデプリーシヨン型
にすれば良い。この場合、書き込みの際にソース
電源ラインＳの電位を分離用トランジスタQ3の
閾値電圧ＶTH3の絶対値｜ＶTH3｜以上に設定すれ
ば良い。
ゲートSGをＶPP、コントロールゲートCGをOV
に設定する。そして、書き込みたいメモリセルの
ビツト線BLに高電圧ＶPPを印加すると、記憶用
トランジスタQ2のドレインには選択用トランジ
スタQ1の閾値電圧ＶTH1だけ下がつた「ＶPP−Ｖ
TH1なる電位が加わる。書き込みを行なう前には
予め消去を行なつてあるので、記憶用トランジス
タQ2の閾値電圧ＶTH2は負になつており、このト
ランジスタQ2のチヤネル領域には反転層が形成
されている。このためフローテイングゲートFG
とチヤネル領域１６０間の容量C3の値は大き
く、このトランジスタQ2は導通状態にあるの
で、ソース側ノードＢとドレイン側ノードＡとは
同電位である。従つて、フローテイングゲート
FGは、各容量の和「C1＋C3＋C4」により高電位
に引き上げられ、コントロールゲートCGとフロ
ーテイングゲートFG間には強い電界が加わつ
て、コントロールゲートCGからフローテイング
ゲートFGに向かつて電子が流れ込み、フローテ
イングゲートFGは負に帯電する。このフローテ
イングゲートFGの負の帯電によつて記憶用トラ
ンジスタQ2の閾値電圧ＶTH2は正の方向にシフト
されエンハンスメント型になる。この時、分離用
トランジスタQ3が通常のエンハンスメント型で
あれば、コントロールゲートCGがOV、ソース電
源ラインＳがOVであるので非導通状態である。
この場合は、後述するように、読み出しの際には
コントロールゲートCGの電位を１〜3V程度に上
げて、分離用トランジスタQ3が導通するように
する必要がある。上記コントロールゲートCGの
電位がOVで読み出しを行なえるようにするに
は、分離用トランジスタQ3をデプリーシヨン型
にすれば良い。この場合、書き込みの際にソース
電源ラインＳの電位を分離用トランジスタQ3の
閾値電圧ＶTH3の絶対値｜ＶTH3｜以上に設定すれ
ば良い。
このような構成によれば、コントロールゲート
CGとフローテイングゲートFGとは各々のゲート
端で重なり合つているため、この端部に生ずる電
界集中効果により消去／書き込み動作を容易にで
きる。また、分離用トランジスタQ3を設けたの
で、記憶用トランジスタQ2のチヤネル長を短く
設定しても書き込み時におけるこのトランジスタ
Q2のソース・ドレイン間のパンチスルー現象を
防止でき、信頼性を向上できる。
CGとフローテイングゲートFGとは各々のゲート
端で重なり合つているため、この端部に生ずる電
界集中効果により消去／書き込み動作を容易にで
きる。また、分離用トランジスタQ3を設けたの
で、記憶用トランジスタQ2のチヤネル長を短く
設定しても書き込み時におけるこのトランジスタ
Q2のソース・ドレイン間のパンチスルー現象を
防止でき、信頼性を向上できる。
第６図は、この発明の他の実施例を示すパター
ン平面図である。図において、前記第５図ａと同
一構成部には同じ符号を付してその説明は省略す
る。すなわち、三層のゲート配線層を用いた場合
において、一層目の配線層でフローテイングゲー
トFGを、二層目の配線層でコントロールゲート
CGを、三層目の配線層でセレクトゲートSGをそ
れぞれ形成しており、セレクトゲートSGをフロ
ーテイングゲートFG上を覆うように構成したも
のである。従つて、選択用トランジスタQ1と記
憶用トランジスタQ2とが連続して形成され、前
記第５図ｂにおける拡散層１６２を不要にでき、
さらに高集積化を実現できる。
ン平面図である。図において、前記第５図ａと同
一構成部には同じ符号を付してその説明は省略す
る。すなわち、三層のゲート配線層を用いた場合
において、一層目の配線層でフローテイングゲー
トFGを、二層目の配線層でコントロールゲート
CGを、三層目の配線層でセレクトゲートSGをそ
れぞれ形成しており、セレクトゲートSGをフロ
ーテイングゲートFG上を覆うように構成したも
のである。従つて、選択用トランジスタQ1と記
憶用トランジスタQ2とが連続して形成され、前
記第５図ｂにおける拡散層１６２を不要にでき、
さらに高集積化を実現できる。
以上説明したようにこの発明によれば、メモリ
セルの選択性および保持特性を向上できるととも
に、高集積化および信頼性の向上を図れ、かつ書
き込み、消去を容易にできるすぐれた半導体記憶
装置が得られる。
セルの選択性および保持特性を向上できるととも
に、高集積化および信頼性の向上を図れ、かつ書
き込み、消去を容易にできるすぐれた半導体記憶
装置が得られる。
第１図ないし第３図はそれぞれ従来の半導体記
憶装置（EEPROM）の回路図およびその断面構
成図、パターン平面図、第４図はこの発明の一実
施例に係る半導体記憶装置の等価回路図、第５図
は上記第４図の回路のパターン構成例を示す図、
第６図はこの発明の他の実施例を示すパターン平
面図である。 Q1……選択用トランジスタ、Q2……記憶用ト
ランジスタ、Q3……分離用トランジスタ、CG…
…コントロールゲート（制御ゲート）、FG……フ
ローテイングゲート（浮遊ゲート）、Ｓ……ソー
ス電源ライン（共通線）、BL……ビツト線、１７
１，１７２……積層領域。
憶装置（EEPROM）の回路図およびその断面構
成図、パターン平面図、第４図はこの発明の一実
施例に係る半導体記憶装置の等価回路図、第５図
は上記第４図の回路のパターン構成例を示す図、
第６図はこの発明の他の実施例を示すパターン平
面図である。 Q1……選択用トランジスタ、Q2……記憶用ト
ランジスタ、Q3……分離用トランジスタ、CG…
…コントロールゲート（制御ゲート）、FG……フ
ローテイングゲート（浮遊ゲート）、Ｓ……ソー
ス電源ライン（共通線）、BL……ビツト線、１７
１，１７２……積層領域。
Claims (1)
- 【特許請求の範囲】 １ 浮遊ゲートの電荷により情報を記憶する記憶
用トランジスタと、この記憶用トランジスタを選
択する選択用トランジスタと、上記記憶用トラン
ジスタを共通線から分離するための分離用トラン
ジスタとを単位記憶セルとして備え、上記記憶用
トランジスタは、制御ゲートと浮遊ゲート間の容
量が、浮遊ゲートとドレイン領域、チヤネル領域
およびソース領域との間の容量の和より小さくな
る如く構成したことを特徴とする半導体記憶装
置。 ２ 前記記憶用トランジスタは、制御ゲートと浮
遊ゲートとが絶縁層を介して積層されかつそれぞ
れのゲート端によつて平行に囲まれる第１、第２
の積層領域を有する如くパターン構成したことを
特徴とする特許請求の範囲第１項記載の半導体記
憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58138855A JPS6031267A (ja) | 1983-07-29 | 1983-07-29 | 半導体記憶装置 |
| DE8484104278T DE3482847D1 (de) | 1983-04-18 | 1984-04-16 | Halbleiterspeichervorrichtung mit einem schwebenden gate. |
| EP84104278A EP0123249B1 (en) | 1983-04-18 | 1984-04-16 | Semiconductor memory device having a floating gate |
| US07/517,543 US5084745A (en) | 1983-04-18 | 1990-04-27 | Semiconductor memory device having a floating gate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58138855A JPS6031267A (ja) | 1983-07-29 | 1983-07-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6031267A JPS6031267A (ja) | 1985-02-18 |
| JPS6146979B2 true JPS6146979B2 (ja) | 1986-10-16 |
Family
ID=15231723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58138855A Granted JPS6031267A (ja) | 1983-04-18 | 1983-07-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6031267A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06101548B2 (ja) * | 1985-03-30 | 1994-12-12 | 株式会社東芝 | 半導体記憶装置 |
| JPH0777078B2 (ja) * | 1987-01-31 | 1995-08-16 | 株式会社東芝 | 不揮発性半導体メモリ |
-
1983
- 1983-07-29 JP JP58138855A patent/JPS6031267A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6031267A (ja) | 1985-02-18 |
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