JPS6031267A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6031267A JPS6031267A JP58138855A JP13885583A JPS6031267A JP S6031267 A JPS6031267 A JP S6031267A JP 58138855 A JP58138855 A JP 58138855A JP 13885583 A JP13885583 A JP 13885583A JP S6031267 A JPS6031267 A JP S6031267A
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- JP
- Japan
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- transistor
- floating
- control
- dart
- dirt
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
- H10D30/683—Floating-gate IGFETs having only two programming levels programmed by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
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- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、半導体記憶装置に関するもので、特に電気
的に１き換え可能で高密度の不揮発性メモリを実現する
ものである。
的に１き換え可能で高密度の不揮発性メモリを実現する
ものである。
従来、比較的高密度の電気的書き換え可能な不揮発性メ
モリ（ ＥＥＰＲＯＭ ）のメモリセルとして、第１図
に示すようなものが知られており、その詳細については
、例えばＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆＳｏｌｉｄ
− Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ ｒ Ｖｏｌ．ＳＣ
− １ ７ ＋Ａ５ ｒＰＰ８２１−８２７（１９８
２）に述べられている。このメモリセルの基本的な構成
は以下のようなものである。すなわち、図においてＱｌ
は選択用のトランジスタ、Ｑ！は浮遊状態のダート（フ
ローティングダー）ＦＧ）を有する記憶用のトランジス
タで、上記トランジスタＱ２のドレインはトランジスタ
ＱＩのソース，ドレイン領域してピッ） ＩＮ Ｂ Ｌ
に接続され、ソースはソース電源ラインＳに接続されて
いる。なお、ＳＧばセレクションデート、ＣＧは制御ケ
ゞ−ト（コントロールゲート）である。
モリ（ ＥＥＰＲＯＭ ）のメモリセルとして、第１図
に示すようなものが知られており、その詳細については
、例えばＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆＳｏｌｉｄ
− Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ ｒ Ｖｏｌ．ＳＣ
− １ ７ ＋Ａ５ ｒＰＰ８２１−８２７（１９８
２）に述べられている。このメモリセルの基本的な構成
は以下のようなものである。すなわち、図においてＱｌ
は選択用のトランジスタ、Ｑ！は浮遊状態のダート（フ
ローティングダー）ＦＧ）を有する記憶用のトランジス
タで、上記トランジスタＱ２のドレインはトランジスタ
ＱＩのソース，ドレイン領域してピッ） ＩＮ Ｂ Ｌ
に接続され、ソースはソース電源ラインＳに接続されて
いる。なお、ＳＧばセレクションデート、ＣＧは制御ケ
ゞ−ト（コントロールゲート）である。
第２図は、上記第１図の回路の断面構成を示している。
図において、第１図と同一構成部には同じ符号を付す。
Ｐ型の半導体基板ｌｌ上には」二記トランジスタＱ、！
、Ｑｌ のソース、ドレイン領域として働く１形の不
純物領域１２Ｉ 。
、Ｑｌ のソース、ドレイン領域として働く１形の不
純物領域１２Ｉ 。
’２＊＋１２Ｂが形成され、この不純物領域１２１．１
２茸問および１２ｔ＊１２Ｂ間には絶縁層’３＋ｒ１３
ｇを介してフローティングゲートＦＧ、セレクションゲ
ートＳＧが形成される。さらに、上記７０−テイングダ
ートＦＧ上には絶縁層１４を介してコントロールダート
ＣＧが形成される。今、トランジスタＱ友の７０−テイ
ングケ” −） Ｆ Ｇとドレイン領域１２！間の容量
をＣ１％ コントロールダートＣＧと７０−テイングケ
“−ｈＦＧ間の容量をＣ！、フローティングダートＦＧ
とチャネル領域１５間の容量をＣ１１％ および７０−
ティンググー）ＦＧとソース領域１２．間の容量を０４
とすると、各Ｘ賽り量ｃ、−ｃ、間には「Ｃ７〉自＋ｃ
、 ＋ｃ、’ Ｊなる関係が成立する。
２茸問および１２ｔ＊１２Ｂ間には絶縁層’３＋ｒ１３
ｇを介してフローティングゲートＦＧ、セレクションゲ
ートＳＧが形成される。さらに、上記７０−テイングダ
ートＦＧ上には絶縁層１４を介してコントロールダート
ＣＧが形成される。今、トランジスタＱ友の７０−テイ
ングケ” −） Ｆ Ｇとドレイン領域１２！間の容量
をＣ１％ コントロールダートＣＧと７０−テイングケ
“−ｈＦＧ間の容量をＣ！、フローティングダートＦＧ
とチャネル領域１５間の容量をＣ１１％ および７０−
ティンググー）ＦＧとソース領域１２．間の容量を０４
とすると、各Ｘ賽り量ｃ、−ｃ、間には「Ｃ７〉自＋ｃ
、 ＋ｃ、’ Ｊなる関係が成立する。
上述したＥＥＰＲＯＭの動作は以下に述べるようなもの
である。まず、消去動作は、セレクションダートＳＧお
よびコントロールダートｃＧに高電圧ｖＰＰ （通常１
６〜２１ｖ）を印加するとともに、ビット線ＢＬおよび
ソース電源ラインＳをＯｖに設定する。これによって、
トランジスタＱ＋ がオンしトランジスタＱ宜のドレイ
ン。
である。まず、消去動作は、セレクションダートＳＧお
よびコントロールダートｃＧに高電圧ｖＰＰ （通常１
６〜２１ｖ）を印加するとともに、ビット線ＢＬおよび
ソース電源ラインＳをＯｖに設定する。これによって、
トランジスタＱ＋ がオンしトランジスタＱ宜のドレイ
ン。
ソースがＯＶでコントロールゲートｃＧがｖＰｐとなる
ので、Ｃ，＞Ｃ皇＋ｃ、＋ｃ、であるがらフローティン
ググー）ＦＧはｖｐｐより近い電位となり、電界は主と
して７０−テインググ〜）ＦＧとソース、ドレイン領域
’２Ｉ ＊１２１間に加わる。絶縁層１３１は約１００
Ｘと極めて薄いためファウラー・ノルドハイム型と呼け
れる電流がソース、ドレインと７０一テイングダートＦ
Ｃ間に流れ、電子が２０−ティングダートに蓄えられる
。
ので、Ｃ，＞Ｃ皇＋ｃ、＋ｃ、であるがらフローティン
ググー）ＦＧはｖｐｐより近い電位となり、電界は主と
して７０−テインググ〜）ＦＧとソース、ドレイン領域
’２Ｉ ＊１２１間に加わる。絶縁層１３１は約１００
Ｘと極めて薄いためファウラー・ノルドハイム型と呼け
れる電流がソース、ドレインと７０一テイングダートＦ
Ｃ間に流れ、電子が２０−ティングダートに蓄えられる
。
次に、書き込みは、セレクションゲートにｖＰＰを、コ
ントロールゲートＣＧにＯｖを、ピッ）絆ＢＬＫＶＰＰ
を、ソース電源ラインＳに５ｖ（あるいは開放する）を
それぞれ印加する。こうすることによりＣｔ ＞ｃ＋
＋Ｃｓ 十Ｃ４であるから電！ｉ’ｒ、 Ｉｄ主として
フローティングゲートＦＧとソース、ドレイン間に加わ
り、今度は電子がフローティングゲートＦＧからドレイ
ンに抜け、７０−テインググートＦＧＶｃ蓄積された負
の電荷が減る。従って、トランジスタＱ、の閾値電圧が
低下して閾値電圧が一５ｖ位のデゾリーシ冒ン型になる
。なお、ソース電源ラインＳ’ｉ５Ｖあるいは開放する
理由は、トランジスタＱ２のドレインからソースに向か
って流れる蕪駄な電流を連断するためである。
ントロールゲートＣＧにＯｖを、ピッ）絆ＢＬＫＶＰＰ
を、ソース電源ラインＳに５ｖ（あるいは開放する）を
それぞれ印加する。こうすることによりＣｔ ＞ｃ＋
＋Ｃｓ 十Ｃ４であるから電！ｉ’ｒ、 Ｉｄ主として
フローティングゲートＦＧとソース、ドレイン間に加わ
り、今度は電子がフローティングゲートＦＧからドレイ
ンに抜け、７０−テインググートＦＧＶｃ蓄積された負
の電荷が減る。従って、トランジスタＱ、の閾値電圧が
低下して閾値電圧が一５ｖ位のデゾリーシ冒ン型になる
。なお、ソース電源ラインＳ’ｉ５Ｖあるいは開放する
理由は、トランジスタＱ２のドレインからソースに向か
って流れる蕪駄な電流を連断するためである。
しかし、上記のような構成では情報の招き込み時にソー
ス電源ラインＳを５Ｖあるいは開放にした場合、ソース
電源ライン５（Ｉｉ非選択の行や列でも共通に５ Ｖ
４＞るいはそれ以上となる。
ス電源ラインＳを５Ｖあるいは開放にした場合、ソース
電源ライン５（Ｉｉ非選択の行や列でも共通に５ Ｖ
４＞るいはそれ以上となる。
このため非選択セルにおけるソース電源ラインＳと７０
−テイングケ” −トＦ ０間に電界が加わり、電荷の
保持特性を悪化させる欠点がある。
−テイングケ” −トＦ ０間に電界が加わり、電荷の
保持特性を悪化させる欠点がある。
つまシ、ソースと７０一テインググート間に印加された
電圧によって電子がわずかづつ流れ出し記憶情報が変化
する。
電圧によって電子がわずかづつ流れ出し記憶情報が変化
する。
才た、前記第２図における絶縁層１３．１−Ｊ−１単結
晶シリコン（半導体基板１〕）の熱酸化によって形成し
たｘｏｏ１〜２００Ｘの薄くて安定性の良い絶縁層であ
るのに対し、絶Ｎ層１４はポリシリコンの酸化膜で薄く
するのが回前であシ、８００Ｘ程度の膜厚を有している
。このため、前述した各容量の関係ｒｃ、＞ｃ、＋ＣＢ
＋Ｃ，Ｊを満足するためには、第３図のパターン平面図
に示すように、コントロールグー）ＣＧとフローテイン
グゲートＦＣとの蓮なり面積を大きくしてコントロール
ゲートＣＧと７０−ティンググー）ＦＧ間の容量ｃ、を
大きく設定することが必要であり、高集積化が困難であ
った。
晶シリコン（半導体基板１〕）の熱酸化によって形成し
たｘｏｏ１〜２００Ｘの薄くて安定性の良い絶縁層であ
るのに対し、絶Ｎ層１４はポリシリコンの酸化膜で薄く
するのが回前であシ、８００Ｘ程度の膜厚を有している
。このため、前述した各容量の関係ｒｃ、＞ｃ、＋ＣＢ
＋Ｃ，Ｊを満足するためには、第３図のパターン平面図
に示すように、コントロールグー）ＣＧとフローテイン
グゲートＦＣとの蓮なり面積を大きくしてコントロール
ゲートＣＧと７０−ティンググー）ＦＧ間の容量ｃ、を
大きく設定することが必要であり、高集積化が困難であ
った。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、メモリセルの選択性および保
持特性を向上できるとともに、高集積化および信頼性の
向上を図れ、かつ書き込み・消去を容易にできるすぐれ
た半導体記憶装置を提供することである。
その目的とするところは、メモリセルの選択性および保
持特性を向上できるとともに、高集積化および信頼性の
向上を図れ、かつ書き込み・消去を容易にできるすぐれ
た半導体記憶装置を提供することである。
すなわち、この発明による半導体記憶装置においては、
浮遊ダートの電荷によシ情報をｉｌ；憶する記憶用トラ
ンジスタ、この記憶用トランジスタを選択する選択用ト
ランジスタ、および上記記憶用トランジスタを共通線か
ら分離するだめの分離用トランジスタを単位記憶セルと
して設け、上記記憶用トランジスタの制御ケ°−トと浮
遊ダート間の容量を浮遊ダートとドレイン領域・チャン
ネル領域およびソース領域との間の容量の和より小さく
なる如く＋１４成することによシ、情報の消去・書き込
みを制御ダート側から行なうようにしたものである。
浮遊ダートの電荷によシ情報をｉｌ；憶する記憶用トラ
ンジスタ、この記憶用トランジスタを選択する選択用ト
ランジスタ、および上記記憶用トランジスタを共通線か
ら分離するだめの分離用トランジスタを単位記憶セルと
して設け、上記記憶用トランジスタの制御ケ°−トと浮
遊ダート間の容量を浮遊ダートとドレイン領域・チャン
ネル領域およびソース領域との間の容量の和より小さく
なる如く＋１４成することによシ、情報の消去・書き込
みを制御ダート側から行なうようにしたものである。
以下、この発明の一実施例について図面を参照して説明
する。第４図は、単位記憶セルの等価回路を示すもので
ある。図において、Ｑ！は選択用トランジスタで、この
選択用トランジスタＱｓの一端にはビット線ＢＬが接続
され、他端には記憶用トランジスタＱ２の一端が接続さ
れる。上記記憶用トランジスタＱ２の他端には分離用ト
ランジスタＱ３の一端が接続され、この分離用トランジ
スタＱ３の他端にはソース電源ライン（共通線）Ｓが接
続されて、上記記憶用トランジスタＱ２のソース領域と
ソース電源ラインＳとが分離される。なお、記憶用トラ
ンジスタＱ２のコントロールゲートＣＧと分離用トラン
ジスタＱ３のコントロールダートＣＧとは共通接続され
ている。
する。第４図は、単位記憶セルの等価回路を示すもので
ある。図において、Ｑ！は選択用トランジスタで、この
選択用トランジスタＱｓの一端にはビット線ＢＬが接続
され、他端には記憶用トランジスタＱ２の一端が接続さ
れる。上記記憶用トランジスタＱ２の他端には分離用ト
ランジスタＱ３の一端が接続され、この分離用トランジ
スタＱ３の他端にはソース電源ライン（共通線）Ｓが接
続されて、上記記憶用トランジスタＱ２のソース領域と
ソース電源ラインＳとが分離される。なお、記憶用トラ
ンジスタＱ２のコントロールゲートＣＧと分離用トラン
ジスタＱ３のコントロールダートＣＧとは共通接続され
ている。
第５図（ａ） 、 （ｂ）は、上記第４図の回路のパタ
ーン平面図およびそのｘ −ｘ’線に沿った断面構成図
を示すもので２図において、前記第４図に対応す６部Ｇ
Ｋ同じ符号をイけ。、 ｖ、Ｑヶ−１、ＳＧと拡散層１
６１，１６２によって選択用トランジスタＱ１ が、コ
ントロールケ”−トＣＧ、フローティングダー）ＦＧお
よび拡散層１６２，１６３によって記憶用トランジスタ
Ｑ２が、コントロールダートＣＧと拡散層１６３，１６
４によって分離用トランジスタＱ３がそれぞれ形成され
る。
ーン平面図およびそのｘ −ｘ’線に沿った断面構成図
を示すもので２図において、前記第４図に対応す６部Ｇ
Ｋ同じ符号をイけ。、 ｖ、Ｑヶ−１、ＳＧと拡散層１
６１，１６２によって選択用トランジスタＱ１ が、コ
ントロールケ”−トＣＧ、フローティングダー）ＦＧお
よび拡散層１６２，１６３によって記憶用トランジスタ
Ｑ２が、コントロールダートＣＧと拡散層１６３，１６
４によって分離用トランジスタＱ３がそれぞれ形成され
る。
上記のような構成において、記憶用トランジスタＱ２の
フローティングゲートＦＧと拡散層’ ６ｘ ＋ １６
３およびチャネル領域１６゜との間に形成される容量Ｃ
１＊ Ｃ４１Ｃ３は前記第１図と同様であるが、コント
ロールダートＣＧとフローティングダー）ＦＧとの間に
形成される容量Ｃ２は、（、）図におけるコントロール
ゲートＣＧと７０−チイングｒ−トＦＧとが絶縁層を介
して重なる積層領域Ｊ７＋＋”２によって形成される。
フローティングゲートＦＧと拡散層’ ６ｘ ＋ １６
３およびチャネル領域１６゜との間に形成される容量Ｃ
１＊ Ｃ４１Ｃ３は前記第１図と同様であるが、コント
ロールダートＣＧとフローティングダー）ＦＧとの間に
形成される容量Ｃ２は、（、）図におけるコントロール
ゲートＣＧと７０−チイングｒ−トＦＧとが絶縁層を介
して重なる積層領域Ｊ７＋＋”２によって形成される。
従って、フローティングゲートＦＧと拡散層（ソース・
ドレイン領域） ｌ ６ｘ ＋ １６ａおよび基板１１
のチャネル領域１６Ｇとの間に形成される容量ＣＩ ＋
Ｃ４＋ Ｃ３の和「Ｃ１＋Ｃ３十０４ 」よシ、コン
トロールダートＣＧとフローティングダートＦＧとの間
に形成される容量Ｃ２を小さくできる。
ドレイン領域） ｌ ６ｘ ＋ １６ａおよび基板１１
のチャネル領域１６Ｇとの間に形成される容量ＣＩ ＋
Ｃ４＋ Ｃ３の和「Ｃ１＋Ｃ３十０４ 」よシ、コン
トロールダートＣＧとフローティングダートＦＧとの間
に形成される容量Ｃ２を小さくできる。
このような構成によれば、絶縁層を介して積層される第
１層目のフローティングダー）ＦＧと第２層目のコント
ロールダートＣＧとが、それぞれのダート端によって平
行に囲まれる第１、第２の積層領域’７Ｉ ＋１７２
を有しておシ、たとえノソターニングの際に第１層と第
２層の合わせずれが生じても、上記積層領域１７１＋１
７２の面積の和は常に一定となる。すなわち、コントロ
ールダートＣＧと７０一テイングダートＦＧ間の容量は
常に一定となるので、容量Ｃ８とＣ１＋Ｃ３十０４との
比を正確に設定できる。
１層目のフローティングダー）ＦＧと第２層目のコント
ロールダートＣＧとが、それぞれのダート端によって平
行に囲まれる第１、第２の積層領域’７Ｉ ＋１７２
を有しておシ、たとえノソターニングの際に第１層と第
２層の合わせずれが生じても、上記積層領域１７１＋１
７２の面積の和は常に一定となる。すなわち、コントロ
ールダートＣＧと７０一テイングダートＦＧ間の容量は
常に一定となるので、容量Ｃ８とＣ１＋Ｃ３十０４との
比を正確に設定できる。
用トランジスタＱ＋の閾値電圧を越える電圧、例えば５
Ｖ〜Ｖｐｐを、コントロールダートＣＧには尚電圧■ｐ
ｐをそれぞれ印加するとともに、ビット線ＢＬおよびソ
ース電源ラインＳをＯｖに設定する。容量Ｃ！にくらぺ
てＣ１とＣ３とＣａの和の方が大きいから、コントロー
ル、ｙ −）ＣＧとソース、ドレインおよびチャンネル
間の電位差によって生ずる電界は、主としてフローティ
ングダートＦＧとコントロールダートＣＧの間に加わる
。これによって記憶用トランジスタＱ２’の７０−テイ
ンググートＦＧとコントロールグー）００間に大きな電
界が加わシ、７アウラー・ノルドハイム電流はフローテ
ィングダートＦＧとコントロールグー）００間に流れ、
電子がフローティンググー）ＦＧからコントロールグー
１＝ ＣＧへ抜は出し、記憶用トランジスタＱ２の閾値
電圧は負となシ、デル−ジョン型となる。この時、トラ
ンジスタＱｚ’のドレインとソースは共にＯｖで同電位
でおるので無駄なチャネル電流は流れない。
Ｖ〜Ｖｐｐを、コントロールダートＣＧには尚電圧■ｐ
ｐをそれぞれ印加するとともに、ビット線ＢＬおよびソ
ース電源ラインＳをＯｖに設定する。容量Ｃ！にくらぺ
てＣ１とＣ３とＣａの和の方が大きいから、コントロー
ル、ｙ −）ＣＧとソース、ドレインおよびチャンネル
間の電位差によって生ずる電界は、主としてフローティ
ングダートＦＧとコントロールダートＣＧの間に加わる
。これによって記憶用トランジスタＱ２’の７０−テイ
ンググートＦＧとコントロールグー）００間に大きな電
界が加わシ、７アウラー・ノルドハイム電流はフローテ
ィングダートＦＧとコントロールグー）００間に流れ、
電子がフローティンググー）ＦＧからコントロールグー
１＝ ＣＧへ抜は出し、記憶用トランジスタＱ２の閾値
電圧は負となシ、デル−ジョン型となる。この時、トラ
ンジスタＱｚ’のドレインとソースは共にＯｖで同電位
でおるので無駄なチャネル電流は流れない。
一方、書き込みを行なう場合は、セレクションゲートＳ
ＧをＶ、：ｙントロールダートＣＧｐ をＯＶに設定する。そして、１′き込みたいメモリセル
のビット線ＢＬに高電圧ｖｐｐを印加すると、記憶用ト
ランジスタＱ２のドレインには選択用トランジスタＱ１
の閾値電圧ＶＴＨ４だけ下がった「ｖｐｐ−ＶＴＨｌ」
なる電位が加わる。書き込みを行なう前には予め消去を
行なっであるので。
ＧをＶ、：ｙントロールダートＣＧｐ をＯＶに設定する。そして、１′き込みたいメモリセル
のビット線ＢＬに高電圧ｖｐｐを印加すると、記憶用ト
ランジスタＱ２のドレインには選択用トランジスタＱ１
の閾値電圧ＶＴＨ４だけ下がった「ｖｐｐ−ＶＴＨｌ」
なる電位が加わる。書き込みを行なう前には予め消去を
行なっであるので。
記憶用トランジスタＱ２の閾値電圧ｖＴ□２は負になっ
てお多、このトランジスタＱ２のチャネル領域には反転
層が形成されている。このためフローティンググー）Ｆ
Ｃとチャネル領域Ｉ６゜間（Ｄ’Ｍ−ｆｋＣｓＯ値は大
きく、このトランジスタＱ２は導通状態にあるので、ソ
ース側ノードＢとドレイン側ノードＡとは同電位である
。従って、フローティンググー）ＦＧは、各容量の和「
ＣＩ十０３十Ｃ４」によシ高電位に引き上げられ。
てお多、このトランジスタＱ２のチャネル領域には反転
層が形成されている。このためフローティンググー）Ｆ
Ｃとチャネル領域Ｉ６゜間（Ｄ’Ｍ−ｆｋＣｓＯ値は大
きく、このトランジスタＱ２は導通状態にあるので、ソ
ース側ノードＢとドレイン側ノードＡとは同電位である
。従って、フローティンググー）ＦＧは、各容量の和「
ＣＩ十０３十Ｃ４」によシ高電位に引き上げられ。
コントロールダートＣＧと７０−テイングダー）ＦＣ間
には強い電界が加わって、コントロールｒ−トｃＧから
フローティングゲートＦＧに向かって電子が流れ込み、
フローティングゲートＦＧは負に帯電する。このフロー
ティングダートＦＧの負の帯電によってｌｉ、： １に
用トランジスタＱ２の閾値電圧ｖＴＨ２は正の方向にシ
フトされエンハンスメント型になる。この時１分離用ト
ランジスタＱ３が通常のエンハンスメント型であれば、
コントロールダートＣＧがＯｖ１ソース′市源ライうＳ
がＯｖであるので非導通状態である。この場合は、後述
するように、読み出しの際にはコントロールグー）ＣＧ
の電位を１〜３ｖ程度に上げて、分離用トランジスタＱ
３が導通するようＫする必要がある。上記コントロール
グー）ＣＧの電位がＯＶで読み出しを行なえるようにす
るには、分離用トランジス、りＱｓをデプリーション型
にすれば良い。この場合、書き込みの際にソース電源ラ
インＳの電位を分離用トランジスタＱ３の閾値電圧ｖＴ
Ｈ３の絶対値ｌ■Ｔｌｌ３１以上に設定すれば良い。
には強い電界が加わって、コントロールｒ−トｃＧから
フローティングゲートＦＧに向かって電子が流れ込み、
フローティングゲートＦＧは負に帯電する。このフロー
ティングダートＦＧの負の帯電によってｌｉ、： １に
用トランジスタＱ２の閾値電圧ｖＴＨ２は正の方向にシ
フトされエンハンスメント型になる。この時１分離用ト
ランジスタＱ３が通常のエンハンスメント型であれば、
コントロールダートＣＧがＯｖ１ソース′市源ライうＳ
がＯｖであるので非導通状態である。この場合は、後述
するように、読み出しの際にはコントロールグー）ＣＧ
の電位を１〜３ｖ程度に上げて、分離用トランジスタＱ
３が導通するようＫする必要がある。上記コントロール
グー）ＣＧの電位がＯＶで読み出しを行なえるようにす
るには、分離用トランジス、りＱｓをデプリーション型
にすれば良い。この場合、書き込みの際にソース電源ラ
インＳの電位を分離用トランジスタＱ３の閾値電圧ｖＴ
Ｈ３の絶対値ｌ■Ｔｌｌ３１以上に設定すれば良い。
このような構成によれば、コントロールグ８−）ＣＧと
７０−ティンググー）ＦＧとは各々のダート端で重なシ
合っているため、この端部に生ずる電界集中効果によシ
消去／書き込み動作を容易にできる。また、分離用トラ
ンジスタＱ３を設けたので、記憶用トランジスタＱ２の
チャネル長を短く設定しても暑き込み時におけるこのト
ランジスタＱ２のソース・ドレイン間のパンチスルー現
象を防止でき、信頼性を向上できる。
７０−ティンググー）ＦＧとは各々のダート端で重なシ
合っているため、この端部に生ずる電界集中効果によシ
消去／書き込み動作を容易にできる。また、分離用トラ
ンジスタＱ３を設けたので、記憶用トランジスタＱ２の
チャネル長を短く設定しても暑き込み時におけるこのト
ランジスタＱ２のソース・ドレイン間のパンチスルー現
象を防止でき、信頼性を向上できる。
第６図は、この発明の他の実施例を示すパターン平面図
である。図において、前記第５図（ａ）と同一構成部に
は同じ符号を付してその説明は省略する。すなわち、三
層のデート配線層を用いた場合において、一層目の配線
層で７０−チイングｆ−トＦＧを、二層目の配線層でコ
ントロールダートＣＧを、三層目の配線層でセレえトダ
ー）ＳＧをそれぞれ形成しておシ、セレクトグー）ＳＧ
を７０−テイングダー）ＦＣ上を覆うように構成したも
のである。従って、選択用トランジスタＱｌ と記憶用
トランジスタＱ２とが連続して形成され、前記第５図（
ｂ）における拡散層１６２を不要にでき、さらに高集積
化を実現できる。
である。図において、前記第５図（ａ）と同一構成部に
は同じ符号を付してその説明は省略する。すなわち、三
層のデート配線層を用いた場合において、一層目の配線
層で７０−チイングｆ−トＦＧを、二層目の配線層でコ
ントロールダートＣＧを、三層目の配線層でセレえトダ
ー）ＳＧをそれぞれ形成しておシ、セレクトグー）ＳＧ
を７０−テイングダー）ＦＣ上を覆うように構成したも
のである。従って、選択用トランジスタＱｌ と記憶用
トランジスタＱ２とが連続して形成され、前記第５図（
ｂ）における拡散層１６２を不要にでき、さらに高集積
化を実現できる。
以上説明したようにこの発明によれは、メモリセルの選
択性および保持特性を向上できるとともに、高集積化お
よび信頼性の向上を図れ。
択性および保持特性を向上できるとともに、高集積化お
よび信頼性の向上を図れ。
かつ書き込み、消去を容易にできるすぐれた半導体記憶
装置が得られる。
装置が得られる。
第１図ないし第３図はそれぞれ従来の半導体記憶装置（
’ ＥＥＰＲＯＭ ）の回路図およびその断面構成図、
パターン平面図、第４図はこの発明の一実施例に係る半
導体記憶装置の等価回路図、第５図は上記第４図の回路
のパターン構成例を示す図、第６図はこの発明の他の実
施例を示すパターン平面図である。 Ｑ！・・・選択用トランジスタ、Ｑ２・・記憶用トラン
ジスタ、Ｑｓ・・・分離用トランジスタ、ＣＧ・・・コ
ントロールダート（制御ダート）、ＦＧ・・・フローテ
ィングダート（浮遊ダート）、Ｓ・・・ソース電源ライ
ン（共通線）、ＢＬ・・・ビット線、１７１ｒ１７２・
・・積層領域。 出願人代理人 弁理士 鈴 江 武 彦第１図 第３図 第４図
’ ＥＥＰＲＯＭ ）の回路図およびその断面構成図、
パターン平面図、第４図はこの発明の一実施例に係る半
導体記憶装置の等価回路図、第５図は上記第４図の回路
のパターン構成例を示す図、第６図はこの発明の他の実
施例を示すパターン平面図である。 Ｑ！・・・選択用トランジスタ、Ｑ２・・記憶用トラン
ジスタ、Ｑｓ・・・分離用トランジスタ、ＣＧ・・・コ
ントロールダート（制御ダート）、ＦＧ・・・フローテ
ィングダート（浮遊ダート）、Ｓ・・・ソース電源ライ
ン（共通線）、ＢＬ・・・ビット線、１７１ｒ１７２・
・・積層領域。 出願人代理人 弁理士 鈴 江 武 彦第１図 第３図 第４図
Claims (2)
- （１）浮遊ダートの電荷により情報を記憶する記憶用ト
ランジスタと、この記憶用トランジスタを選択する選択
用トランジスタと、上記記憶用トランジスタを共通線か
ら分離するための分離用トランジスタとを単位記憶セル
として備え、上記記憶用トランジスタは、制御ダートと
浮遊ダート間の容量が、浮遊ダートとドレイン領域、チ
ャネル領域およびソース領域との間の容量の和より小さ
くなる如く構成したことを特徴とする半導体記憶装置。 - （２） 前記記憶用トランジスタは、制御ケ゛−トと浮
遊ダートとが絶縁層を介して積層されかつそれぞれのゲ
ート輸によって平行に囲まれる第１、第２の積層領域を
有する如くノやターン構成したことを特徴とする特許請
求の範囲第１項記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58138855A JPS6031267A (ja) | 1983-07-29 | 1983-07-29 | 半導体記憶装置 |
| DE8484104278T DE3482847D1 (de) | 1983-04-18 | 1984-04-16 | Halbleiterspeichervorrichtung mit einem schwebenden gate. |
| EP84104278A EP0123249B1 (en) | 1983-04-18 | 1984-04-16 | Semiconductor memory device having a floating gate |
| US07/517,543 US5084745A (en) | 1983-04-18 | 1990-04-27 | Semiconductor memory device having a floating gate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58138855A JPS6031267A (ja) | 1983-07-29 | 1983-07-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6031267A true JPS6031267A (ja) | 1985-02-18 |
| JPS6146979B2 JPS6146979B2 (ja) | 1986-10-16 |
Family
ID=15231723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58138855A Granted JPS6031267A (ja) | 1983-04-18 | 1983-07-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6031267A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61225861A (ja) * | 1985-03-30 | 1986-10-07 | Toshiba Corp | 半導体記憶装置 |
| JPS63188897A (ja) * | 1987-01-31 | 1988-08-04 | Toshiba Corp | 不揮発性半導体メモリ |
-
1983
- 1983-07-29 JP JP58138855A patent/JPS6031267A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61225861A (ja) * | 1985-03-30 | 1986-10-07 | Toshiba Corp | 半導体記憶装置 |
| JPS63188897A (ja) * | 1987-01-31 | 1988-08-04 | Toshiba Corp | 不揮発性半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6146979B2 (ja) | 1986-10-16 |
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