JPS6147573A - タイミング発生装置 - Google Patents
タイミング発生装置Info
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- JPS6147573A JPS6147573A JP59168966A JP16896684A JPS6147573A JP S6147573 A JPS6147573 A JP S6147573A JP 59168966 A JP59168966 A JP 59168966A JP 16896684 A JP16896684 A JP 16896684A JP S6147573 A JPS6147573 A JP S6147573A
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- Japan
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- delay
- pulse
- period
- cycle
- output
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- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は例えばＩＣ試験装置に用いられ、各種周期及
び位相をもつタイミング信号を発生するタイミング発生
装置に関する。
び位相をもつタイミング信号を発生するタイミング発生
装置に関する。
「従来技術」
従来のこの種のタイミング発生装置は第１図に示すよう
に周期発生部１１において設定された周期データと対応
して周期発生器１２から、端子１３の基準クロック（第
２図ＣＫ ）の周期Ｔのｍ倍（ｍは正整数）を周期とす
るパルスＡ、 と、周期Ｔのｐ倍（ｐはｍよシ小さい正
整数）を周期とするパルスＡ２とを出力する。第２図で
はパルスＡ１の周期ｍＴは８Ｔと９Ｔとを交互にと９、
パルスＡ２の周期ｐＴは２Ｔである。周期発生器１２で
は更に周期Ｔよりも小さい遅延量を示す微小周期データ
ＲＤを、前記設定周期データの周期Ｔ以下の重みの下位
データと、パルスＡ１の発生状態とに応じて出力する。
に周期発生部１１において設定された周期データと対応
して周期発生器１２から、端子１３の基準クロック（第
２図ＣＫ ）の周期Ｔのｍ倍（ｍは正整数）を周期とす
るパルスＡ、 と、周期Ｔのｐ倍（ｐはｍよシ小さい正
整数）を周期とするパルスＡ２とを出力する。第２図で
はパルスＡ１の周期ｍＴは８Ｔと９Ｔとを交互にと９、
パルスＡ２の周期ｐＴは２Ｔである。周期発生器１２で
は更に周期Ｔよりも小さい遅延量を示す微小周期データ
ＲＤを、前記設定周期データの周期Ｔ以下の重みの下位
データと、パルスＡ１の発生状態とに応じて出力する。
パルスＡ、、Ａ２及び微小周期データＲＤは微小遅延回
路１４に入力されて、・やルスＡ、、Ａ２の−部に微小
周期データＲＤに応じて周期Ｔ以下の遅延がもえられ、
それぞれパルスＢｌ、Ｂ２ として出力される。第２図
の例ではパルスＡ、はその一つ遅延される。従りてパル
スＢ、の周期はこの例では８．５Ｔとなる。
路１４に入力されて、・やルスＡ、、Ａ２の−部に微小
周期データＲＤに応じて周期Ｔ以下の遅延がもえられ、
それぞれパルスＢｌ、Ｂ２ として出力される。第２図
の例ではパルスＡ、はその一つ遅延される。従りてパル
スＢ、の周期はこの例では８．５Ｔとなる。
パルスＢ１．Ｂ２は遅延発生部１５の粗遅延器１６に入
力される。粗遅延器１６には遅延設定器１７に設定され
た遅延データＣＤ中の上位の遅延データＣＤＬが入力さ
れ、このデータに応じてパルスＢ２を単位としてパルス
Ｂ１が遅延され、パルスＥとして出力される。第２図で
はパルスＥは４Ｔ遅延された場合を示している。このパ
ルスＥは微小遅延回路１８に入力され、遅延設定器１７
の設定遅延データＣＤ中の下位の遅延データＣＤＨに応
じた遅延が与えられ、パルスＦとしで出力される。
力される。粗遅延器１６には遅延設定器１７に設定され
た遅延データＣＤ中の上位の遅延データＣＤＬが入力さ
れ、このデータに応じてパルスＢ２を単位としてパルス
Ｂ１が遅延され、パルスＥとして出力される。第２図で
はパルスＥは４Ｔ遅延された場合を示している。このパ
ルスＥは微小遅延回路１８に入力され、遅延設定器１７
の設定遅延データＣＤ中の下位の遅延データＣＤＨに応
じた遅延が与えられ、パルスＦとしで出力される。
周期発生器１２は第３図に示すように構成されていた。
即ち周期設定器２１に発生すべき周期を示す周期データ
が設定される。周期データ中の周期１以上の重みをもつ
ど、計数をｎｌ、Ｔ未満の重みのビ、１−数をＢ２とす
る。第３図ではｎ＋＝７＋ｎ２＝２の場合で各ビットの
重みを図に示した。この例では発生すべき周期からＴを
減算した値を周期設定器２１に設定する。第２図の例で
は発生すべき周期は８．５Ｔであり、これに対応して第
３図に示すように００１１１１０が設定される。
が設定される。周期データ中の周期１以上の重みをもつ
ど、計数をｎｌ、Ｔ未満の重みのビ、１−数をＢ２とす
る。第３図ではｎ＋＝７＋ｎ２＝２の場合で各ビットの
重みを図に示した。この例では発生すべき周期からＴを
減算した値を周期設定器２１に設定する。第２図の例で
は発生すべき周期は８．５Ｔであり、これに対応して第
３図に示すように００１１１１０が設定される。
セットリセット形フリップフロップ２２、ｎ２ビツトの
Ｄ形フリッゾフロップ２３は端子２４の初期化信号１Ｎ
ｉＴによシ予めリセットされである。端子２５に第４図
に示すように起動信号５ＴＡＲＴが与えられると、クリ
ップフロップ２２はセットされてそのＱ出力Ｇ１は第４
図に示すように高レベルになり、出力Ｇ１によシダート
２６．２７が開かれる。また起動信号５ＴＡＲＴはＯＲ
ゲート２８に与えられ、その出力Ｓ６によシグート２９
が開かれ、ゲート２９より端子１３の基準クロ、りＣＫ
の一つがパルスＡ１として出力される。またＯＲケ゛−
ト２８の出力Ｓ６はｎ１ビツトのダウンカウンタ３１の
ロード端子ＬＯに入力され、その信号Ｓ６が与えられて
いる状態における基準クロックＣＫの立下シで周期設定
器２１の上位ビットｎｌがプリセットされ、カウンタ３
１の計数内容Ｄｌは第・１図だ示すようにこの例では７
が出力される。その後カウンタ３１はクロックＣＫごと
にその立下りでダウンカウントされる。
Ｄ形フリッゾフロップ２３は端子２４の初期化信号１Ｎ
ｉＴによシ予めリセットされである。端子２５に第４図
に示すように起動信号５ＴＡＲＴが与えられると、クリ
ップフロップ２２はセットされてそのＱ出力Ｇ１は第４
図に示すように高レベルになり、出力Ｇ１によシダート
２６．２７が開かれる。また起動信号５ＴＡＲＴはＯＲ
ゲート２８に与えられ、その出力Ｓ６によシグート２９
が開かれ、ゲート２９より端子１３の基準クロ、りＣＫ
の一つがパルスＡ１として出力される。またＯＲケ゛−
ト２８の出力Ｓ６はｎ１ビツトのダウンカウンタ３１の
ロード端子ＬＯに入力され、その信号Ｓ６が与えられて
いる状態における基準クロックＣＫの立下シで周期設定
器２１の上位ビットｎｌがプリセットされ、カウンタ３
１の計数内容Ｄｌは第・１図だ示すようにこの例では７
が出力される。その後カウンタ３１はクロックＣＫごと
にその立下りでダウンカウントされる。
ＯＲケ” −ト２８の出力Ｓ６は微分回路３２にも供給
され、微分回路３２の出力Ｓ７によりカウンタ３３がク
リアされ、その出力Ｄ４は０となる。
され、微分回路３２の出力Ｓ７によりカウンタ３３がク
リアされ、その出力Ｄ４は０となる。
カウンタ３３はパルスＡ２の周期をＴのｐ倍にするため
のものであシ、この例ではｐ＝２であってカウンタ３３
が基準クロ、りＣＫを２ビツト計数するごとにＡＮＤケ
゛−ト３４から幅Ｔの信号Ｓ８を出力する。この信号Ｓ
８はケ゛−ト２７に与えられ、信号Ｇ１．Ｓ８．クロッ
クＣＫの一致出力がパルスＡ２として得られる。
のものであシ、この例ではｐ＝２であってカウンタ３３
が基準クロ、りＣＫを２ビツト計数するごとにＡＮＤケ
゛−ト３４から幅Ｔの信号Ｓ８を出力する。この信号Ｓ
８はケ゛−ト２７に与えられ、信号Ｇ１．Ｓ８．クロッ
クＣＫの一致出力がパルスＡ２として得られる。
周期設定器２１の設定周期データ中のＢ２の下位ビット
ばＢ２ ビット加算器３５に与えられ、クリップフロッ
プ２３の出力と加算され、その加算出力はフリップフロ
ップ２３のデータ端子り。ＩＤ１へ供給される。この例
ではｎ２＝２であシ、加算器３５は２ビツト加算器であ
る。加算器３５の桁上げ出力ＣＩはダート３６に反転し
て与えられ、ケ９−ト３７に反転することなく与えられ
る。初期状態でフリップフロップ２３はリセットされ、
その出力は０であシ、従って桁上げ出力ｃ１は０でゲー
ト３６が開かれている。また加算器３５の２ビツト出力
中の上位ビット出力ｄ２は、この例では設定周期データ
の下位２ビツトが１．０であるから高レベルとなってい
る。フリップ７０ツブ２３はダート２６の出力Ｓ５の立
下り、で加算器３５の出力を取込み、出力を周期発生器
１２の微小周期データＲＤとして出力する。クリップフ
ロップ２３及び加算器３５は累積加算回路を構成してい
る。
ばＢ２ ビット加算器３５に与えられ、クリップフロッ
プ２３の出力と加算され、その加算出力はフリップフロ
ップ２３のデータ端子り。ＩＤ１へ供給される。この例
ではｎ２＝２であシ、加算器３５は２ビツト加算器であ
る。加算器３５の桁上げ出力ＣＩはダート３６に反転し
て与えられ、ケ９−ト３７に反転することなく与えられ
る。初期状態でフリップフロップ２３はリセットされ、
その出力は０であシ、従って桁上げ出力ｃ１は０でゲー
ト３６が開かれている。また加算器３５の２ビツト出力
中の上位ビット出力ｄ２は、この例では設定周期データ
の下位２ビツトが１．０であるから高レベルとなってい
る。フリップ７０ツブ２３はダート２６の出力Ｓ５の立
下り、で加算器３５の出力を取込み、出力を周期発生器
１２の微小周期データＲＤとして出力する。クリップフ
ロップ２３及び加算器３５は累積加算回路を構成してい
る。
この例ではダウンカウンタ３１がクロックＣＫを７個計
数して計数値ＤＩが０になると、ゼロ検出回路３８から
出力ｓｌが生じ、これがケ゛−ト３６を通過し、信号ｓ
２として更ＫＯＲケ８−ト３９を通じてケ゛−ト２６へ
与えられ、その出力ｓ５がＯＲケゞ−ト２８に供給され
るため、ケゞ−ト２９からクロックＣＫの１個が８Ｔ離
れてパルスＡ１として出力され、また微分回路３２から
出力が生じカウンタ３３がクリアされ、かつダウンカウ
ンタ３１に設定周期データがプリセットされる。ケ゛−
ト２６の出力ｓ５の立下シでフリップフロップ２３は加
算器３５の出力を取込み、７す７７°７０ツブ２３の出
力はｄａ−１＋ ｄ４ ＝ Ｏとなシ、その上位ビット
出力ｄ３は高レベルになシ、このため加算器３５の出力
は０，０となると共に桁上げ出力ｃｌが高レベルになり
、また加算器３５の出力ｄ２は低レベルになる。
数して計数値ＤＩが０になると、ゼロ検出回路３８から
出力ｓｌが生じ、これがケ゛−ト３６を通過し、信号ｓ
２として更ＫＯＲケ８−ト３９を通じてケ゛−ト２６へ
与えられ、その出力ｓ５がＯＲケゞ−ト２８に供給され
るため、ケゞ−ト２９からクロックＣＫの１個が８Ｔ離
れてパルスＡ１として出力され、また微分回路３２から
出力が生じカウンタ３３がクリアされ、かつダウンカウ
ンタ３１に設定周期データがプリセットされる。ケ゛−
ト２６の出力ｓ５の立下シでフリップフロップ２３は加
算器３５の出力を取込み、７す７７°７０ツブ２３の出
力はｄａ−１＋ ｄ４ ＝ Ｏとなシ、その上位ビット
出力ｄ３は高レベルになシ、このため加算器３５の出力
は０，０となると共に桁上げ出力ｃｌが高レベルになり
、また加算器３５の出力ｄ２は低レベルになる。
この状態で同様のことが行われるが、次のダウンカウン
タ３１がゼロになった時にその検出回路３８の出力Ｓ１
はダート３７を通過し、出力Ｓ３が生じ、これが次のク
ロックＣＫにょ５Ｄ形フリツプフロツプ４１に取込まれ
、その出力ｓ４がダート２６へ供給され、よって前述と
同様にケ゛−ト２９からパルスＡ１が生じるが、このノ
４ルスＡｌは先のパルスＡ１から９Ｔである。またフリ
ップフロップ２３に対する取込みが行われ、その出力ｄ
３は低レベルになり、この結果加算器３５の出力ｄ２は
高レベルになシ初期状態に戻る。従って同様のことが繰
返され、ノクルスＡ１の周期は８Ｔと９Ｔとを繰返し、
パルスＡ２の周期は２Ｔとなシ、微小周期データＲＤは
ｄ３ ＝Ｏ、ｄ４ ＝Ｏ（ＯＴ ）とｄ３＝１ 、 ｄ
４＝Ｏ（０，５Ｔ ）とを８Ｔ、９Ｔの周期で繰返す。
タ３１がゼロになった時にその検出回路３８の出力Ｓ１
はダート３７を通過し、出力Ｓ３が生じ、これが次のク
ロックＣＫにょ５Ｄ形フリツプフロツプ４１に取込まれ
、その出力ｓ４がダート２６へ供給され、よって前述と
同様にケ゛−ト２９からパルスＡ１が生じるが、このノ
４ルスＡｌは先のパルスＡ１から９Ｔである。またフリ
ップフロップ２３に対する取込みが行われ、その出力ｄ
３は低レベルになり、この結果加算器３５の出力ｄ２は
高レベルになシ初期状態に戻る。従って同様のことが繰
返され、ノクルスＡ１の周期は８Ｔと９Ｔとを繰返し、
パルスＡ２の周期は２Ｔとなシ、微小周期データＲＤは
ｄ３ ＝Ｏ、ｄ４ ＝Ｏ（ＯＴ ）とｄ３＝１ 、 ｄ
４＝Ｏ（０，５Ｔ ）とを８Ｔ、９Ｔの周期で繰返す。
第１図中の微小遅延回路１４は例えば第５図に示すよう
に構成される。周期発生器１２からの・ぞルスＡ１．Ａ
２はそれぞれ遅延回路４２．４３を通じて第６図に示す
ようにパルスＡ／、 、 Ａ／２とされてそれぞれゲー
ト４４及び４５．４６及び４７へ供給される。遅延回路
４２，４３の遅延量は同一であり、この遅延によシ・ゼ
ルスＡ ／１の前如微小周期データＲＤが変化するよう
にされる。パルスＡ１の周期が８Ｔの間は微小周期デー
タＲＤ［ｄ３＝Ｏでケ”−ト ４４，４６ が開、
ケ”−ト ４５，４７ が閉であシ、ケ゛−ト４４．
４６の出力はそれぞれＯＲケ゛−ト４８．４９を通じゲ
ート５１及び５２ 、５３及び５４へ供給され、ケ゛−
）５１．５３の出力はＯＲダート５５．５６へそれぞれ
供給される。前記例ではデータｄ４は常にＯであり、ケ
”−１−５１゜５３は常に開、ダート５２．５４は常に
閉となりている。よってｄ３＝０の間パルスＡ／、及び
Ａ′２はそれぞれケ’−ト４４，４８，５１，５５及び
４６゜４９ 、５３ 、５．６を通じて・やルスＢ１及
びＢ２として出力される。パルスＡ１の周期９Ｔの間は
ｄ３ ＝ １ ＋ ｄ４ ＝ Ｏであるからケゝ−ｈ４
４，４６は閉、ケ゛−） ４５１４．７は開とな９、パ
ルスＡ’ｌ ｒ Ａ’２は５７．５８へ供給され、それ
ぞれヲ遅延され、ケ゛−ト４８，５１，５５を通じ、ま
たケ゛＝ｌ−４９゜５３．５６を通じてパルスＢＩ＋８
２ として出力される。この時のパルスＢ１は先のパル
スＢ１に対し８，５Ｔ遅れている。次の・セル２Ａ、は
ケ９−ト４４を通過する。以下同様のことが繰返され、
パルスＢ１０周期は８．５Ｔとなる。
に構成される。周期発生器１２からの・ぞルスＡ１．Ａ
２はそれぞれ遅延回路４２．４３を通じて第６図に示す
ようにパルスＡ／、 、 Ａ／２とされてそれぞれゲー
ト４４及び４５．４６及び４７へ供給される。遅延回路
４２，４３の遅延量は同一であり、この遅延によシ・ゼ
ルスＡ ／１の前如微小周期データＲＤが変化するよう
にされる。パルスＡ１の周期が８Ｔの間は微小周期デー
タＲＤ［ｄ３＝Ｏでケ”−ト ４４，４６ が開、
ケ”−ト ４５，４７ が閉であシ、ケ゛−ト４４．
４６の出力はそれぞれＯＲケ゛−ト４８．４９を通じゲ
ート５１及び５２ 、５３及び５４へ供給され、ケ゛−
）５１．５３の出力はＯＲダート５５．５６へそれぞれ
供給される。前記例ではデータｄ４は常にＯであり、ケ
”−１−５１゜５３は常に開、ダート５２．５４は常に
閉となりている。よってｄ３＝０の間パルスＡ／、及び
Ａ′２はそれぞれケ’−ト４４，４８，５１，５５及び
４６゜４９ 、５３ 、５．６を通じて・やルスＢ１及
びＢ２として出力される。パルスＡ１の周期９Ｔの間は
ｄ３ ＝ １ ＋ ｄ４ ＝ Ｏであるからケゝ−ｈ４
４，４６は閉、ケ゛−） ４５１４．７は開とな９、パ
ルスＡ’ｌ ｒ Ａ’２は５７．５８へ供給され、それ
ぞれヲ遅延され、ケ゛−ト４８，５１，５５を通じ、ま
たケ゛＝ｌ−４９゜５３．５６を通じてパルスＢＩ＋８
２ として出力される。この時のパルスＢ１は先のパル
スＢ１に対し８，５Ｔ遅れている。次の・セル２Ａ、は
ケ９−ト４４を通過する。以下同様のことが繰返され、
パルスＢ１０周期は８．５Ｔとなる。
延を与える遅延回路６１．６２を通じてＯＲゲート５５
，５６に供給される。
，５６に供給される。
第１図中の粗遅延器１６の一例を第７図に示す。
カウンタ６３はパルスＢ１によりクリアされ、パルスＢ
２は遅延回路６４で遅延され、第８図に示すようにパル
スＢ／２としてカウンタ６３で計数され、つまりカウン
タ６３はクリアされた後に計数を開始する。遅延設定器
１７からの上位データＣＤＬは、この例ではｂｌ 、ｂ
２ ｐｂ３ ＋ｂ４の４ビツトであり、かつ図では４Ｔ
の遅延を示し、ｂ３のみが′１″で他はｔｔ Ｏｎであ
る。このデータＣＤＬとカウンタ６３の計数値Ｄ５とが
一致検出回路６５で比較され、第８図に示すように計数
値Ｄ５が２になると一致検出回路６５から出力Ｓ９が生
じ、これによりケ゛−トロ６が開かれ、その間に生じる
パルスＢ′２が遅延パルスＥとして出力される。
２は遅延回路６４で遅延され、第８図に示すようにパル
スＢ／２としてカウンタ６３で計数され、つまりカウン
タ６３はクリアされた後に計数を開始する。遅延設定器
１７からの上位データＣＤＬは、この例ではｂｌ 、ｂ
２ ｐｂ３ ＋ｂ４の４ビツトであり、かつ図では４Ｔ
の遅延を示し、ｂ３のみが′１″で他はｔｔ Ｏｎであ
る。このデータＣＤＬとカウンタ６３の計数値Ｄ５とが
一致検出回路６５で比較され、第８図に示すように計数
値Ｄ５が２になると一致検出回路６５から出力Ｓ９が生
じ、これによりケ゛−トロ６が開かれ、その間に生じる
パルスＢ′２が遅延パルスＥとして出力される。
第１図中の微小遅延回路１８は例えば第９図に示すよう
に構成される。遅延設定器１７に設定される遅延データ
中の下位ビットである微小遅延データは３ビツトｂ５
＋’）６ 、ｂｌよシなシ、これらビットｂ ５ ｐ
ｂ ６ ｒ ｂｌによシそれぞれダート６７及び６８
、７’ｌ及び７２．７３及び７４が逆に開閉制御される
。遅延パルスＥはケゞ−ドロア 、６８へ供給され、ケ
゛−）６７．７１．７３の各出力はそれぞれＯＲケ”−
ドア５．７６．７７へ供給され、ケ゛−トロ８，７２．
７４の各出力はそれぞれＴ遅延してそれぞれＯＲダート
７５．７６．７７へ供給される。ＯＲゲート７５の出力
はダート７１．７２へ供給され、０Ｒｒ−ドア６の出力
はダート７３゜、Ｔ ７４へ供給される。微小遅延データＣＤＩか７遅延であ
る場合はｂｓ ＝Ｏｒ ｂ６＝ １ ＋ ｂ７ ＝ Ｏ
であり、ケ゛−トロ ７ 、７２、．７３が開となシ、
ダート６８゜７１．７４は閉となシ、・）０ルスＥはゲ
ート６７゜７５．７２．７遅延回路７９、ダート７６．
７３゜７７を通じて第８図に示すように０．５Ｔだけ遅
延されてパルスＦとして出力される。第８図中のパルス
Ｅ、Ｆにおける点線で示すものは設定遅延量がＯの場合
に生じるパルス位置を示す。
に構成される。遅延設定器１７に設定される遅延データ
中の下位ビットである微小遅延データは３ビツトｂ５
＋’）６ 、ｂｌよシなシ、これらビットｂ ５ ｐ
ｂ ６ ｒ ｂｌによシそれぞれダート６７及び６８
、７’ｌ及び７２．７３及び７４が逆に開閉制御される
。遅延パルスＥはケゞ−ドロア 、６８へ供給され、ケ
゛−）６７．７１．７３の各出力はそれぞれＯＲケ”−
ドア５．７６．７７へ供給され、ケ゛−トロ８，７２．
７４の各出力はそれぞれＴ遅延してそれぞれＯＲダート
７５．７６．７７へ供給される。ＯＲゲート７５の出力
はダート７１．７２へ供給され、０Ｒｒ−ドア６の出力
はダート７３゜、Ｔ ７４へ供給される。微小遅延データＣＤＩか７遅延であ
る場合はｂｓ ＝Ｏｒ ｂ６＝ １ ＋ ｂ７ ＝ Ｏ
であり、ケ゛−トロ ７ 、７２、．７３が開となシ、
ダート６８゜７１．７４は閉となシ、・）０ルスＥはゲ
ート６７゜７５．７２．７遅延回路７９、ダート７６．
７３゜７７を通じて第８図に示すように０．５Ｔだけ遅
延されてパルスＦとして出力される。第８図中のパルス
Ｅ、Ｆにおける点線で示すものは設定遅延量がＯの場合
に生じるパルス位置を示す。
「従来技術の問題点」
以上述べたように従来のタイミング発生装置においては
周期発生部１１において微小遅延回路１４を用い、遅延
発生部１５においても微小遅延回路１８を用いており、
各種の周期や・泣相のタイミングをその変化単位を小さ
な値で発生するには、つまり分解能を上げるには微小遅
延回路１４．１８の各遅延切替段数を多くする必要があ
シ、粗遅延器１６での遅延学位が基準クロ、り周期Ｔの
整数倍、前記例では２Ｔであるため、微小遅延回路１８
における遅延切替段数は微小遅延回路１４より多くなる
。微小遅延回路１４．１８においてＴ遅延回路、−遅延
回路、■遅延回路などの各遅延量を、温度変化など環境
変化や経年変化に影響されることなく正確に維持するこ
とは困難で６つた。
周期発生部１１において微小遅延回路１４を用い、遅延
発生部１５においても微小遅延回路１８を用いており、
各種の周期や・泣相のタイミングをその変化単位を小さ
な値で発生するには、つまり分解能を上げるには微小遅
延回路１４．１８の各遅延切替段数を多くする必要があ
シ、粗遅延器１６での遅延学位が基準クロ、り周期Ｔの
整数倍、前記例では２Ｔであるため、微小遅延回路１８
における遅延切替段数は微小遅延回路１４より多くなる
。微小遅延回路１４．１８においてＴ遅延回路、−遅延
回路、■遅延回路などの各遅延量を、温度変化など環境
変化や経年変化に影響されることなく正確に維持するこ
とは困難で６つた。
「発明の概要」
この発明の目的は周期、位相を高い分解能で発生でき、
比較的簡単な構成で、清度？悪化する要因が少なく、高
い精度を期待できるタイミング発生装置を提供すること
にめる。
比較的簡単な構成で、清度？悪化する要因が少なく、高
い精度を期待できるタイミング発生装置を提供すること
にめる。
この発明によれば設定周期に応じてｍＴ周期のパルスと
、周期Ｔ、］：りも小さい微小周期データとが周期発生
器で出力され、その出力パルスでカウンタによる粗遅延
器が初期化され、との粗遅延器は基準クロックを計数し
、設定遅延量の周期Ｔよりも大きい重みのデータに応じ
て、上記周期発生器からの出力パルスに対してｎＴ遅れ
た遅延パルスを発生し、上記設定遅延量の周期より小さ
い重みのデータ（微小遅延データ）と、上記周期発生器
よりの上記微小周期データとが加算器で加算され、その
加算に対応した遅延が微小遅延回路で上記遅延パルスに
対して与えられて出力タイミングパルスを得る。
、周期Ｔ、］：りも小さい微小周期データとが周期発生
器で出力され、その出力パルスでカウンタによる粗遅延
器が初期化され、との粗遅延器は基準クロックを計数し
、設定遅延量の周期Ｔよりも大きい重みのデータに応じ
て、上記周期発生器からの出力パルスに対してｎＴ遅れ
た遅延パルスを発生し、上記設定遅延量の周期より小さ
い重みのデータ（微小遅延データ）と、上記周期発生器
よりの上記微小周期データとが加算器で加算され、その
加算に対応した遅延が微小遅延回路で上記遅延パルスに
対して与えられて出力タイミングパルスを得る。
「実施例」
第１０図はこの発明の実施例を示し、第１図と対応する
部分には同一符号を付けである。周期発生器１２が用い
られ、これは第１図中のもの、第３図に示したものと同
一のものを用いることができるが、この発明ではその出
力中のノクルスＡ、及び微小周期データＲＤのみが用い
られる。このノクルスＡ１はカウンタを用いる粗遅延器
１６で遅延設定器１７の上位遅延データＣＤＬに応じて
遅延される。
部分には同一符号を付けである。周期発生器１２が用い
られ、これは第１図中のもの、第３図に示したものと同
一のものを用いることができるが、この発明ではその出
力中のノクルスＡ、及び微小周期データＲＤのみが用い
られる。このノクルスＡ１はカウンタを用いる粗遅延器
１６で遅延設定器１７の上位遅延データＣＤＬに応じて
遅延される。
この場合この発明ではパルスＡ、 を基準として端子１
３の基準クロックを計数することによシ行われ、・クル
スＡｌに対しｍＴ（ｍはＯを含む正整数）だけ遅延され
た・ゼルスＢ３を得る。このだめ遅延設定器１７から粗
遅延器１６に与える上位の遅延データＣＤＬは重みが７
以上のデータである。
３の基準クロックを計数することによシ行われ、・クル
スＡｌに対しｍＴ（ｍはＯを含む正整数）だけ遅延され
た・ゼルスＢ３を得る。このだめ遅延設定器１７から粗
遅延器１６に与える上位の遅延データＣＤＬは重みが７
以上のデータである。
遅延設定器１７の微小遅延データＣＤＩ ％即ち重みが
Ｔよシ小さいデータと、周期発生器１２からの微小周期
データＲＤとが加算器８３で加算される。その加算器８
３の加算出力に１芯じて粗遅延器１６の遅延パルスＢ３
が微小遅延部８４で遅延される。微小遅延部８４では加
算器８３から桁上げ出力Ｃ３が生じると、単位遅延回１
賂８５で遅延・（ルスＢ３がＩＴだけ遅延されて微小遅
延回路１８へ供給され、桁上げ出力Ｃ３がない場合は遅
延パルスＢ３は単位遅延回路８５を遅延されることなく
通過して微小遅延回路１８へ供＝＝される。微小遅延回
路１８は第９図に示したと同様の構成であシ、加算器８
３の加算出力ＴＤにより遅延量が制御１１］される。た
だし粗遅延器１Ｇで茫桑クロック周期Ｔを単位とした遅
延が行われ、加算出力は周期Ｔ以下の遅延を与えるもの
であシ、微小遅延回路１８は第９図中の重みがＴのビッ
トｂ５による遅延切替段、つまりケゞ−１−６７、６８
、７５、遅延回路７８が省略され、単位遅延回路８５の
出力Ｇがケ゛−）７１．７２に供給される構成となる。
Ｔよシ小さいデータと、周期発生器１２からの微小周期
データＲＤとが加算器８３で加算される。その加算器８
３の加算出力に１芯じて粗遅延器１６の遅延パルスＢ３
が微小遅延部８４で遅延される。微小遅延部８４では加
算器８３から桁上げ出力Ｃ３が生じると、単位遅延回１
賂８５で遅延・（ルスＢ３がＩＴだけ遅延されて微小遅
延回路１８へ供給され、桁上げ出力Ｃ３がない場合は遅
延パルスＢ３は単位遅延回路８５を遅延されることなく
通過して微小遅延回路１８へ供＝＝される。微小遅延回
路１８は第９図に示したと同様の構成であシ、加算器８
３の加算出力ＴＤにより遅延量が制御１１］される。た
だし粗遅延器１Ｇで茫桑クロック周期Ｔを単位とした遅
延が行われ、加算出力は周期Ｔ以下の遅延を与えるもの
であシ、微小遅延回路１８は第９図中の重みがＴのビッ
トｂ５による遅延切替段、つまりケゞ−１−６７、６８
、７５、遅延回路７８が省略され、単位遅延回路８５の
出力Ｇがケ゛−）７１．７２に供給される構成となる。
第１１図に粗遅延器１６及び単位遅延回路８５の具体例
を示す。粗遅延器１６は第７図とほぼ同様の構成である
が、そのカウンタ６３のクロック端子には端子１３から
の基準クロックＣＫが供給され、またパルスＡｌは遅延
回路８６を通じてパルスＡ１のノぐルス幅程度遅延され
てカウンタ６３のクリア端子にパルスＡ１として供給さ
れる。カウンタ６３の計数値Ｄ ６ と遅延データの上
位ビ。
を示す。粗遅延器１６は第７図とほぼ同様の構成である
が、そのカウンタ６３のクロック端子には端子１３から
の基準クロックＣＫが供給され、またパルスＡｌは遅延
回路８６を通じてパルスＡ１のノぐルス幅程度遅延され
てカウンタ６３のクリア端子にパルスＡ１として供給さ
れる。カウンタ６３の計数値Ｄ ６ と遅延データの上
位ビ。
トｂ１〜ｂ５は一致検出回路６５で比較され、一致する
とこの出力は単位遅延回路８５内のケ゛−ト８７．８８
へ供給され、第１０図中の加算器８３の桁上げ出力Ｃ３
がない場合はゲート８７が開かれ、桁上げ出力Ｃ３があ
る場合はケ゛−ト８８が開かれる。ケ゛−ト８７の出力
はＯＲケ” −ト８９を通じてケ” −トロ ６へ供給
され、ゲート８８の出力はＤ形フリッゾ７０，７’９１
へ供給され、フリ、フ０フロップ９１は端子１；うの基
べへりａワクでケ゛−１・８８の出力を取込む。フリ、
プフロ、ｆ９１の出力はＯＲケ゛−ト８９へ供給される
。ケ゛〜トロ６には基準クロックＣＫが与えられている
。
とこの出力は単位遅延回路８５内のケ゛−ト８７．８８
へ供給され、第１０図中の加算器８３の桁上げ出力Ｃ３
がない場合はゲート８７が開かれ、桁上げ出力Ｃ３があ
る場合はケ゛−ト８８が開かれる。ケ゛−ト８７の出力
はＯＲケ” −ト８９を通じてケ” −トロ ６へ供給
され、ゲート８８の出力はＤ形フリッゾ７０，７’９１
へ供給され、フリ、フ０フロップ９１は端子１；うの基
べへりａワクでケ゛−１・８８の出力を取込む。フリ、
プフロ、ｆ９１の出力はＯＲケ゛−ト８９へ供給される
。ケ゛〜トロ６には基準クロックＣＫが与えられている
。
第１２図は従来技術の説明におけると同様に設定周期を
８．５Ｔ１設定遅延量ｆ、４．５Ｔとした場合のこの実
施例の動作例を示す。第１０図に２いて基準クロックＣ
Ｋが周期発生器１２へ供給され、第３図の場合と同様に
動作して周期８Ｔ 、９Ｔを交互トて繰返すパルスＡ１
が出力さ几、ま７迎倣小周期データＲＤが周期８ Ｔ
テｄ：＋＝ｏ 、 ｄ４＝ｏ （ＯＴ）周期９Ｔでｄ３
＝＝ １ 、 ｄ４＝Ｏ（’０．５ Ｔ ）が出力ぢれ
る。
８．５Ｔ１設定遅延量ｆ、４．５Ｔとした場合のこの実
施例の動作例を示す。第１０図に２いて基準クロックＣ
Ｋが周期発生器１２へ供給され、第３図の場合と同様に
動作して周期８Ｔ 、９Ｔを交互トて繰返すパルスＡ１
が出力さ几、ま７迎倣小周期データＲＤが周期８ Ｔ
テｄ：＋＝ｏ 、 ｄ４＝ｏ （ＯＴ）周期９Ｔでｄ３
＝＝ １ 、 ｄ４＝Ｏ（’０．５ Ｔ ）が出力ぢれ
る。
パルスＡ、が遅延回路８６で遅延され、パルスにｌ と
され、このパルスにＩＫよりカウンタ６３がクリアされ
、そのカウンタ６３はＯから基準クロックＣＫの計数を
開始する。その計数値Ｄ６が４になると設定遅延量の上
位データＣＤＬ （ｂ、＝０ 。
され、このパルスにＩＫよりカウンタ６３がクリアされ
、そのカウンタ６３はＯから基準クロックＣＫの計数を
開始する。その計数値Ｄ６が４になると設定遅延量の上
位データＣＤＬ （ｂ、＝０ 。
ｂ、、＝Ｏ、ｂ３＝１ 、 ｂ４ ＝Ｏｒ ｂ５＝ｏ
）との一致が一致検出回路６５で検出され、遅延ノクル
スＢ３を出力する。
）との一致が一致検出回路６５で検出され、遅延ノクル
スＢ３を出力する。
加算器８３で設定遅延量の下位データ、即ち微小遅延デ
ータＣＤＨ（ｂ６”１ 、 ｂ７＝ｏ ）と周期発生器
１２からの微小周期データＲＤと加算され、その加算出
力ＴＤは／”ルスＡ １ ノ８ Ｔ ノ期間（’ｌｊ：
ｄｓ＝１＋ｄＧ＝＝Ｑ、９Ｔの期間ばｄ５＝０ ＋ ｄ
Ｇ ＝０となシ、桁上げ出力Ｃ３は８Ｔの期間は０．９
Ｔの期間は１となる。よってパルスＡ１の８Ｔ期間では
遅延パルスＢ３はケ’−１−８７，８９を通じてケゝ−
１・６６にパルスＳｌｌとして与えられる。ノクルスＳ
ｉｔによりケ゛−トロ６が聞いた時に基準クロックＣＫ
がパルスＧとして出力される。）やルスＡ、の９Ｔの８
Ｑ間では遅延パルスＢ３はケ゛−ト８８を通シ、Ｄ形フ
リップフロ、ブ９１で周期Ｔだけ遅延され、・ぐシスＳ
１□トシてケ’ ） ６６ ’ｘ 開＜。よって／、
ａルスＧはパルスＡ１を一つ置きに５Ｔと６Ｔ遅延し／
ζものとなり、周期は９Ｔとなる。
ータＣＤＨ（ｂ６”１ 、 ｂ７＝ｏ ）と周期発生器
１２からの微小周期データＲＤと加算され、その加算出
力ＴＤは／”ルスＡ １ ノ８ Ｔ ノ期間（’ｌｊ：
ｄｓ＝１＋ｄＧ＝＝Ｑ、９Ｔの期間ばｄ５＝０ ＋ ｄ
Ｇ ＝０となシ、桁上げ出力Ｃ３は８Ｔの期間は０．９
Ｔの期間は１となる。よってパルスＡ１の８Ｔ期間では
遅延パルスＢ３はケ’−１−８７，８９を通じてケゝ−
１・６６にパルスＳｌｌとして与えられる。ノクルスＳ
ｉｔによりケ゛−トロ６が聞いた時に基準クロックＣＫ
がパルスＧとして出力される。）やルスＡ、の９Ｔの８
Ｑ間では遅延パルスＢ３はケ゛−ト８８を通シ、Ｄ形フ
リップフロ、ブ９１で周期Ｔだけ遅延され、・ぐシスＳ
１□トシてケ’ ） ６６ ’ｘ 開＜。よって／、
ａルスＧはパルスＡ１を一つ置きに５Ｔと６Ｔ遅延し／
ζものとなり、周期は９Ｔとなる。
このパルスＧは微小遅延回路１８において加算器８３の
出力ＴＤにより遅延されるが、この出力ＴＤは先に述べ
たようＫ ｄＧ””１ ＋ ｄ６ ＝Ｏとａ５＝Ｏ。
出力ＴＤにより遅延されるが、この出力ＴＤは先に述べ
たようＫ ｄＧ””１ ＋ ｄ６ ＝Ｏとａ５＝Ｏ。
ｄ６＝０とを交互に繰返すためパルスＧは一つおきに０
．５Ｔ遅延され、微小遅延回路１８の出力パルスＨの周
期は８．５Ｔとなる。
．５Ｔ遅延され、微小遅延回路１８の出力パルスＨの周
期は８．５Ｔとなる。
設定遅延量をゼロ、つまりす、 ％ｂ７をすべてＯにし
、設定周期を８，５Ｔとすると、第１２図において下３
行の０を付けて示すように力ロ算器８３の出力（ＴＤ）
はｄ５＝Ｏ、ｄ６＝ＯとｄＧ−１，ｄ６−〇とが繰返さ
れ、・ンルス（Ｇ′）４ｊは各パルスＡ１をＴ遅延した
ものとなり、パルスＧは微小遅延回路１８で一つおきに
０．５Ｔａ延さフル、・ｐルス（Ｈ）となり、８．５Ｔ
周期のパルスとなる。このパルス（１（）に対し／Ｆル
スｉ（は４．５Ｔ遅延されておシ、目的とするものが得
られていることが理解される。
、設定周期を８，５Ｔとすると、第１２図において下３
行の０を付けて示すように力ロ算器８３の出力（ＴＤ）
はｄ５＝Ｏ、ｄ６＝ＯとｄＧ−１，ｄ６−〇とが繰返さ
れ、・ンルス（Ｇ′）４ｊは各パルスＡ１をＴ遅延した
ものとなり、パルスＧは微小遅延回路１８で一つおきに
０．５Ｔａ延さフル、・ｐルス（Ｈ）となり、８．５Ｔ
周期のパルスとなる。このパルス（１（）に対し／Ｆル
スｉ（は４．５Ｔ遅延されておシ、目的とするものが得
られていることが理解される。
つまり周期発生器１２及び微小遅延回路１８により第１
図に示した従来技術における周期発生部１１の動作を行
い、設定遅延量の遅延を粗遅延器１６と微小遅延回路１
８とで「テい、畝小遅延回胎１８を周期発生、遅延設定
の両者に用いるだめに加算器８３で微小周期データＲＤ
と微小遅延データＣＤＨとを加算し、その出力で微小遅
延回路１８を制御し、かつその加算の際の桁上げを単位
遅延回路８５で行っている。この単位遅延回路８５も微
小遅延回路１８内のＴ遅延回路をもつ１段の遅延切替段
として構成してもよい。周期発生器１２ではその設定周
期によシパルスＡｌは前記例のように異なる周期を交互
に発生する場合もあり、或は複数回に１回異なる周期を
発生する場合や、常に一定周期を光生する場合など各錘
の場合があることは、第３図に示す具体例から容易に理
解されよう。
図に示した従来技術における周期発生部１１の動作を行
い、設定遅延量の遅延を粗遅延器１６と微小遅延回路１
８とで「テい、畝小遅延回胎１８を周期発生、遅延設定
の両者に用いるだめに加算器８３で微小周期データＲＤ
と微小遅延データＣＤＨとを加算し、その出力で微小遅
延回路１８を制御し、かつその加算の際の桁上げを単位
遅延回路８５で行っている。この単位遅延回路８５も微
小遅延回路１８内のＴ遅延回路をもつ１段の遅延切替段
として構成してもよい。周期発生器１２ではその設定周
期によシパルスＡｌは前記例のように異なる周期を交互
に発生する場合もあり、或は複数回に１回異なる周期を
発生する場合や、常に一定周期を光生する場合など各錘
の場合があることは、第３図に示す具体例から容易に理
解されよう。
「効果」
以上述べたようにこの発明によれば、第１図に示した従
来のタイミング発生装置と比較して微小遅延回路は一つ
で済み、それだけ不安定要素が少なく、安定度の高い、
従って高い、晴度のものを得ることができる。しかもそ
の微小遅延回路も従来のものではその一つとして２Ｔ以
下の遅延制御を必要としたが、この発明装置ではＴ以下
の遅延制御を行えばよく、それだけ遅延切替段数が少な
くて済み、この点からも安定性がよいものとなる。
来のタイミング発生装置と比較して微小遅延回路は一つ
で済み、それだけ不安定要素が少なく、安定度の高い、
従って高い、晴度のものを得ることができる。しかもそ
の微小遅延回路も従来のものではその一つとして２Ｔ以
下の遅延制御を必要としたが、この発明装置ではＴ以下
の遅延制御を行えばよく、それだけ遅延切替段数が少な
くて済み、この点からも安定性がよいものとなる。
第１図は従来のタイミング発生装置を示すブロック図、
第２図はその動作例を示すタイムチャート、第３図は第
１図中の周期発生器１２の具体例を示す論理回路図、第
４図はその動作の説明に供するだめのタイムチャート、
第５図は第１１図中の微小遅延回路１４の一例を示す論
理回路図、第６図は第５図の動作例を示すタイムチャー
ト、８ｇ７図は第１図中の粗遅延器１６の具体列を示す
論理回路図、第８図はその動作例を示すタイムチャート
、第９図は第１図中の微小遅延回路１８の具体例を示す
論理回路図、第１０図はこの発明によるタイミング発生
装置の一例を示すプロ、り図、第１１図は第１０図中の
粗遅延器１Ｇ及び単位遅延回路８５の具体例を示す論理
回路図、第１２図はこの発明の動作例を示すタイムチャ
ートでるる。 １２：周期発生器、１３二基準クロック人カ端子、１６
：粗遅延器、１７：遅延設定器、１８：微小遅延回路、
２１：周期設定器、３１：ブランカランク、６３：カウ
ンタ、６５ニ一致検出回路、８３：加算器、８４：微小
遅延手段。 特許出願人 タケダ理研工業株式会社日本電信電話公
社 代 理 人 華 野 卓手続補
正−斗（自発） 昭和５９年１１月 ９日
第２図はその動作例を示すタイムチャート、第３図は第
１図中の周期発生器１２の具体例を示す論理回路図、第
４図はその動作の説明に供するだめのタイムチャート、
第５図は第１１図中の微小遅延回路１４の一例を示す論
理回路図、第６図は第５図の動作例を示すタイムチャー
ト、８ｇ７図は第１図中の粗遅延器１６の具体列を示す
論理回路図、第８図はその動作例を示すタイムチャート
、第９図は第１図中の微小遅延回路１８の具体例を示す
論理回路図、第１０図はこの発明によるタイミング発生
装置の一例を示すプロ、り図、第１１図は第１０図中の
粗遅延器１Ｇ及び単位遅延回路８５の具体例を示す論理
回路図、第１２図はこの発明の動作例を示すタイムチャ
ートでるる。 １２：周期発生器、１３二基準クロック人カ端子、１６
：粗遅延器、１７：遅延設定器、１８：微小遅延回路、
２１：周期設定器、３１：ブランカランク、６３：カウ
ンタ、６５ニ一致検出回路、８３：加算器、８４：微小
遅延手段。 特許出願人 タケダ理研工業株式会社日本電信電話公
社 代 理 人 華 野 卓手続補
正−斗（自発） 昭和５９年１１月 ９日
Claims (1)
- （１）発生すべき周期が設定され、かつ周期Ｔの基準ク
ロックが入力されてｍＴ（ｍは正整数）を周期とする出
力パルスを発生すると共に周期Ｔよりも小さい周期を示
す微小周期データを出力する周期発生器と、その周期発
生器からの出力パルスにより初期化され、上記周期Ｔの
基準クロックを計数し、設定された遅延量の周期Ｔより
も大きい重みのデータに応じて上記周期発生器からの出
力パルスに対しｎＴ（ｎは０を含む正整数）遅れた遅延
パルスを出力する粗遅延器と、上記設定された遅延量の
周期Ｔよりも小さい重みのデータと上記周期発生器から
の微小周期データとを加算する加算器と、その加算器の
加算値と対応した遅延を上記粗遅延発生器からの遅延パ
ルスに与える微小遅延手段とを具備するタイミング発生
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59168966A JPS6147573A (ja) | 1984-08-13 | 1984-08-13 | タイミング発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59168966A JPS6147573A (ja) | 1984-08-13 | 1984-08-13 | タイミング発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6147573A true JPS6147573A (ja) | 1986-03-08 |
| JPH0479545B2 JPH0479545B2 (ja) | 1992-12-16 |
Family
ID=15877866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59168966A Granted JPS6147573A (ja) | 1984-08-13 | 1984-08-13 | タイミング発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6147573A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6212880A (ja) * | 1985-07-10 | 1987-01-21 | Advantest Corp | タイミング発生装置 |
| WO2004109309A1 (ja) * | 2003-06-06 | 2004-12-16 | Advantest Corporation | 試験装置 |
| US6891416B2 (en) | 1999-03-01 | 2005-05-10 | Sharp Kabushiki Kaisha | Timing generation circuit and method for timing generation |
| WO2008117622A1 (ja) * | 2007-03-23 | 2008-10-02 | Advantest Corporation | 試験装置および電子デバイス |
| US7461314B2 (en) | 2003-06-06 | 2008-12-02 | Advantest Corporation | Test device |
-
1984
- 1984-08-13 JP JP59168966A patent/JPS6147573A/ja active Granted
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6212880A (ja) * | 1985-07-10 | 1987-01-21 | Advantest Corp | タイミング発生装置 |
| US6891416B2 (en) | 1999-03-01 | 2005-05-10 | Sharp Kabushiki Kaisha | Timing generation circuit and method for timing generation |
| WO2004109309A1 (ja) * | 2003-06-06 | 2004-12-16 | Advantest Corporation | 試験装置 |
| US7461314B2 (en) | 2003-06-06 | 2008-12-02 | Advantest Corporation | Test device |
| WO2008117622A1 (ja) * | 2007-03-23 | 2008-10-02 | Advantest Corporation | 試験装置および電子デバイス |
| US7539592B2 (en) | 2007-03-23 | 2009-05-26 | Advantest Corporation | Test apparatus and electronic device |
| JP5171811B2 (ja) * | 2007-03-23 | 2013-03-27 | 株式会社アドバンテスト | 試験装置および電子デバイス |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0479545B2 (ja) | 1992-12-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |