JPS6148178B2 - - Google Patents
Info
- Publication number
- JPS6148178B2 JPS6148178B2 JP55130440A JP13044080A JPS6148178B2 JP S6148178 B2 JPS6148178 B2 JP S6148178B2 JP 55130440 A JP55130440 A JP 55130440A JP 13044080 A JP13044080 A JP 13044080A JP S6148178 B2 JPS6148178 B2 JP S6148178B2
- Authority
- JP
- Japan
- Prior art keywords
- timer
- interrupt
- signal
- match
- interval
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
- G06F9/4825—Interrupt from clock, e.g. time of day
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
本発明はタイマ装置、さらに詳しく云えば、タ
イマ割込信号を発生するデータ処理装置のタイマ
装置に関する。
イマ割込信号を発生するデータ処理装置のタイマ
装置に関する。
従来のデータ処理装置におけるタイマ割込制御
方式はタイマ割込みが発生すると、タイマ精度の
観点よりプロセツサは割込みに対し早急に応答す
る必要があり、システムにおけるオーバヘツドの
増加をきたしていた。
方式はタイマ割込みが発生すると、タイマ精度の
観点よりプロセツサは割込みに対し早急に応答す
る必要があり、システムにおけるオーバヘツドの
増加をきたしていた。
また反対に、タイマ割込みの優先度を低くおさ
え処理順位を下げると、必要とされる時期にタイ
マ処理が行なわれずシステムに重大な障害を与え
ると云う欠点があつた。
え処理順位を下げると、必要とされる時期にタイ
マ処理が行なわれずシステムに重大な障害を与え
ると云う欠点があつた。
本発明の目的は上記欠点を除去し高精度でシス
テムへの時間的依存度が少なく、処理時期を逸す
る事のないタイマ装置を提供することにある。
テムへの時間的依存度が少なく、処理時期を逸す
る事のないタイマ装置を提供することにある。
前記目的を達成するために本発明によるタイマ
装置はタイマ割込信号を発生する情報処理装置の
タイマ装置において、プログラムによりタイマ割
込間隔値が設定されるプリセツトレジスタと、一
致信号を検出するまでの間カウントアツプ動作す
るインターバルタイマと、前記プリセツトレジス
タとインターバルタイマとの値を比較し、一致し
たときに前記一致信号を発生させて前記インター
バルタイマをクリアする比較回路と、前記一致信
号の発生回数をカウントし、プログラムがこのカ
ウント値を読取り割込処理によるクリア指示を与
えるまでの間、前記一致信号をカウントする毎に
割込の優先度を高くする割込を発生するロールオ
ーバカウンタとから構成してある。
装置はタイマ割込信号を発生する情報処理装置の
タイマ装置において、プログラムによりタイマ割
込間隔値が設定されるプリセツトレジスタと、一
致信号を検出するまでの間カウントアツプ動作す
るインターバルタイマと、前記プリセツトレジス
タとインターバルタイマとの値を比較し、一致し
たときに前記一致信号を発生させて前記インター
バルタイマをクリアする比較回路と、前記一致信
号の発生回数をカウントし、プログラムがこのカ
ウント値を読取り割込処理によるクリア指示を与
えるまでの間、前記一致信号をカウントする毎に
割込の優先度を高くする割込を発生するロールオ
ーバカウンタとから構成してある。
前記構成によれば本発明の目的を完全に達成す
ることができる。
ることができる。
以下、図面を参照して、本発明をさらに詳しく
説明する。
説明する。
第１図は本発明によるタイマ装置の一実施例を
示す回路図である。
示す回路図である。
図において、１００はプリセツトデータ入力１
１０に“a110”が印加され、一致信号３１０が一
致を表示する時、プリセツトデータがロードさ
れ、不一致を示す時、カウント動作を行うインタ
ーバルタイマ、２００はプログラムにより設定可
能なプリセツトレジスタ、３００はインターバル
タイマの出力１２０とプリセツトレジスタの出力
２１０を入力とし両者の比較を行ない、比較一致
時に一致信号３１０を出力する比較回路、４００
はプログラムからのクリア指示信号４１０と、一
致信号３１０とを入力としクリア指示信号４１０
によりクリア指示が示されず、一致信号３１０が
一致を示す時、出力信号４２０を出力するAND
回路、５００はプリセツトデータ入力５１０に
“a110”が印加されクリア指示信号４１０により
プリセツトデータをロードし、AND回路出力４
２０の印加によりカウント動作を行い、出力５２
０にカウント値を出力するロールオーバカウン
タ、６００はロールオーバカウンタ出力５２０を
入力として、タイマ割込信号６１０を出力する
OR回路をそれぞれ示している。
１０に“a110”が印加され、一致信号３１０が一
致を表示する時、プリセツトデータがロードさ
れ、不一致を示す時、カウント動作を行うインタ
ーバルタイマ、２００はプログラムにより設定可
能なプリセツトレジスタ、３００はインターバル
タイマの出力１２０とプリセツトレジスタの出力
２１０を入力とし両者の比較を行ない、比較一致
時に一致信号３１０を出力する比較回路、４００
はプログラムからのクリア指示信号４１０と、一
致信号３１０とを入力としクリア指示信号４１０
によりクリア指示が示されず、一致信号３１０が
一致を示す時、出力信号４２０を出力するAND
回路、５００はプリセツトデータ入力５１０に
“a110”が印加されクリア指示信号４１０により
プリセツトデータをロードし、AND回路出力４
２０の印加によりカウント動作を行い、出力５２
０にカウント値を出力するロールオーバカウン
タ、６００はロールオーバカウンタ出力５２０を
入力として、タイマ割込信号６１０を出力する
OR回路をそれぞれ示している。
本実施例では先ずプログラムからタイマ割込み
間隔値がプリセツトレジスタ２００にセツトされ
る。このタイマ割込み間隔値はプリセツトレジス
タ２００の出力２１０に出力され、比較回路３０
０はこれをインターバルタイマ１００の出力１２
０と比較する。比較の結果、不一致の場合はイン
ターバルタイマ１００に対してカウントアツプ動
作を促し、一致を検出した場合は一致信号３１０
でインターバルタイマ１００のカウントアツプ動
作を禁止し、インターバルタイマ１００に
“a110”のデータをロードする。
間隔値がプリセツトレジスタ２００にセツトされ
る。このタイマ割込み間隔値はプリセツトレジス
タ２００の出力２１０に出力され、比較回路３０
０はこれをインターバルタイマ１００の出力１２
０と比較する。比較の結果、不一致の場合はイン
ターバルタイマ１００に対してカウントアツプ動
作を促し、一致を検出した場合は一致信号３１０
でインターバルタイマ１００のカウントアツプ動
作を禁止し、インターバルタイマ１００に
“a110”のデータをロードする。
この“a110”のデータのロードにより、比較回
路３００の比較結果は再び不一致となりインター
バルタイマ１００は“０”からのカウントを再開
する。
路３００の比較結果は再び不一致となりインター
バルタイマ１００は“０”からのカウントを再開
する。
一方、一致信号３１０は比較回路３００の一致
検出時に、AND回路４００に供給され、クリア
指示信号４１０がなければ、すなわちクリア指示
信号４１０が“１”であればAND回路４００を
介してロールオーバカウンタ５００のカウントア
ツプ端子に加えられる。ロールオーバカウンタ５
００はクリア指示信号４１０の指示があるまで、
すなわちクリア指示信号４１０が“０”になるま
で比較回路４００での一致検出回数を積算する。
検出時に、AND回路４００に供給され、クリア
指示信号４１０がなければ、すなわちクリア指示
信号４１０が“１”であればAND回路４００を
介してロールオーバカウンタ５００のカウントア
ツプ端子に加えられる。ロールオーバカウンタ５
００はクリア指示信号４１０の指示があるまで、
すなわちクリア指示信号４１０が“０”になるま
で比較回路４００での一致検出回数を積算する。
ロールオーバカウンタ５００が積算されるとロ
ールオーバカウンタ５００のカウント値はロール
オーバカウンタ５００の出力５２０より出力さ
れ、カウント値が“０”でなければOR回路６０
０からタイマ割込信号６１０が発生する。
ールオーバカウンタ５００のカウント値はロール
オーバカウンタ５００の出力５２０より出力さ
れ、カウント値が“０”でなければOR回路６０
０からタイマ割込信号６１０が発生する。
ロールオーバカウンタ５００の出力５２０とタ
イマ割込信号６１０はこの先は図示されていない
処理装置制御部に接続されており、上記のロール
オーバカウンタ５００の出力５２０が示す値のレ
ベルを持つ割り込みとなり、プログラムに割込が
かけられる。
イマ割込信号６１０はこの先は図示されていない
処理装置制御部に接続されており、上記のロール
オーバカウンタ５００の出力５２０が示す値のレ
ベルを持つ割り込みとなり、プログラムに割込が
かけられる。
プログラムに割り込みを通知した後はプログラ
ムのタイマ処理ルーチンが起動されて、プログラ
ムがクリア指示信号４１０を発行するまでの間、
ロールオーバカウンタ５００には比較回路３００
の一致検出回数が記憶される。またプログラムが
割込みに対して応答しない場合には時間経過に伴
い、ロールオーバカウンタ５００の出力５２０の
割込レベルが高くなる。
ムのタイマ処理ルーチンが起動されて、プログラ
ムがクリア指示信号４１０を発行するまでの間、
ロールオーバカウンタ５００には比較回路３００
の一致検出回数が記憶される。またプログラムが
割込みに対して応答しない場合には時間経過に伴
い、ロールオーバカウンタ５００の出力５２０の
割込レベルが高くなる。
なお本実施例では示していないが、ロールオー
バカウンタ５００はプログラムビジブルなカウン
タであり、ロールオーバカウンタ５００の値とと
もに変化する割込レベルはロールオーバカウンタ
５００の値に適当な重みをつけて順次高くなる様
な構成にする事も可能である。
バカウンタ５００はプログラムビジブルなカウン
タであり、ロールオーバカウンタ５００の値とと
もに変化する割込レベルはロールオーバカウンタ
５００の値に適当な重みをつけて順次高くなる様
な構成にする事も可能である。
以上説明した様に本発明によればプログラムは
タイマ割込処理でロールオーバカウンタを読む事
により割込待ちの間の時間経過を知る事が出来、
かつインターバルタイマの一致回数に応じて割込
レベルが高くなる様に構成することにより、タイ
マ割込要求が不当に長く待される事もないので、
高精度かつ、時期を逸しないタイマ処理を行う事
が出来る。
タイマ割込処理でロールオーバカウンタを読む事
により割込待ちの間の時間経過を知る事が出来、
かつインターバルタイマの一致回数に応じて割込
レベルが高くなる様に構成することにより、タイ
マ割込要求が不当に長く待される事もないので、
高精度かつ、時期を逸しないタイマ処理を行う事
が出来る。
第１図は本発明によるタイマ装置の一実施例を
示す図である。 １００……インターバルタイマ、１１０……イ
ンターバルタイマプリセツトデータ入力、１２０
……インターバルタイマの出力、２００……プリ
セツトレジスタ、２１０……プリセツトレジスタ
の出力、３００……比較回路、３１０……一致信
号、４００AND回路、４１０……クリア指示信
号、４２０……AND回路の出力、５００……ロ
ールオーバカウンタ、５１０……ロールオーバカ
ウンタのプリセツトデータ入力、５２０……ロー
ルオーバカウンタの出力、６００……OR回路、
６１０……タイマ割込信号。
示す図である。 １００……インターバルタイマ、１１０……イ
ンターバルタイマプリセツトデータ入力、１２０
……インターバルタイマの出力、２００……プリ
セツトレジスタ、２１０……プリセツトレジスタ
の出力、３００……比較回路、３１０……一致信
号、４００AND回路、４１０……クリア指示信
号、４２０……AND回路の出力、５００……ロ
ールオーバカウンタ、５１０……ロールオーバカ
ウンタのプリセツトデータ入力、５２０……ロー
ルオーバカウンタの出力、６００……OR回路、
６１０……タイマ割込信号。
Claims (1)
- １ タイマ割込信号を発生する情報処理装置のタ
イマ装置において、プログラムによりタイマ割込
間隔値が設定されるプリセツトレジスタと、一致
信号を検出するまでの間カウントアツプ動作する
インターバルタイマと、前記プリセツトレジスタ
とインターバルタイマとの値を比較し、一致した
ときに前記一致信号を発生させて前記インターバ
ルタイマをクリアする比較回路と、前記一致信号
の発生回数をカウントし、プログラムがこのカウ
ント値を読取り割込処理によるクリア指示を与え
るまでの間、前記一致信号をカウントする毎に割
込の優先度を高くする割込を発生するロールオー
バカウンタとから構成したタイマ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55130440A JPS5755453A (en) | 1980-09-19 | 1980-09-19 | Timer device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55130440A JPS5755453A (en) | 1980-09-19 | 1980-09-19 | Timer device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5755453A JPS5755453A (en) | 1982-04-02 |
| JPS6148178B2 true JPS6148178B2 (ja) | 1986-10-23 |
Family
ID=15034287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55130440A Granted JPS5755453A (en) | 1980-09-19 | 1980-09-19 | Timer device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5755453A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63171843U (ja) * | 1987-04-30 | 1988-11-08 | ||
| JPH02103613A (ja) * | 1988-10-12 | 1990-04-16 | Rohm Co Ltd | マイクロコンピュータ |
| JPH039432A (ja) * | 1989-06-07 | 1991-01-17 | Ricoh Co Ltd | デジタル信号処理プロセッサにおける実時間処理方式 |
-
1980
- 1980-09-19 JP JP55130440A patent/JPS5755453A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5755453A (en) | 1982-04-02 |
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