JPS6148228A - パワーアツプ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は論理素子のための電子回路に関する。

さらに特定的には、この発明はパワーアップ回路の再活
性化の前に高いノイズしきい値を与えるためのシーケン
シャルな論理素子用の改良されたパワーアップ回路に関
する。

し従来の技術］ レジスタなどに用いられているシーケンシャルな論理回
路をパワーアップ動作期間中に成る知られた状態へ移行
またはセットすることが度々望まれる。このことは、電
力が最初に回路に与えられるとき最初のクロックパルス
に先立ってシステム設計において望ましくない状態にベ
クトルが発生するのを避けることにおいて非常に有用で
ある。

たとえば、多重レジスタ出力が共通のデータバスに接続
されている場合、そのとぎ１個以上のレジスタが活性ま
たはイネーブル状態においてパワーアップされるならば
、バスの接続の問題が生じるであろう。このことは、定
義によればシーケンシャルな論理回路は入力だけでなく
その前の情報の関数であるから発生する。しかし、パワ
ーアップ動作期間においては、それ以前の状態は存在し
ないので、このような論理回路は成る他の回路手段がこ
の問題を克服するために設けられなければ成る非規定状
態にパワーアップされるであろう。

好ましくは、すべての他の入力と独立に電力が供給され
るとき論理回路の状態を規定するだめの回路を提供する
のが望ましい。なぜなら、他の入力はまたパワーアップ
動作期間においては最初は規定されないからである。先
行技術における典型−〇− 的なこの問題に対する解決は、成る組合わせ論理をその
ようなものでないシーケンシャルな論理設計へ付加し、
必要な制御信号をパワーアップ期間中に与えてシーケン
シャル論理を所望の状態へ移行させるようにしたもので
ある。初期化またはＩＮＩＴ信号は、ＴＴＬ回路に対し
典型的には４゜５ないし５．５ボルトである通常動作電
圧Ｖｃｃが最初のターンオンまたはイネーブルしきい値
電圧ｖ１に達したときに発生される。しかし、ＩＮＩＴ
パルスが実際にフリップフロップを確実にセットするた
めには、ＩＮＩＴ（ｉＭはＶａｃが次に■２レベルに到
達してフリップ７０ツブがラッチされる状態になるまで
オン状態でな（づればならない。さらに、ＩＮＴＴ信号
はＶ。０がその最小動作電圧に達するに先立ってより高
い電圧Ｖ、でディスエーブル状態となりかつＶｃｃがそ
の動作範囲内にある限り、すなわち、装置がオン状態で
ある限りディスエーブル状態でなければならない。

したがって、Ｖ２はＶ、より高くかつ■。より低くな【
プればならない。

しかし、このにうなパワーアップ回路は電力供給線にお
ける負の電圧スパイクの形のノイズによる問題を提供す
る。なぜなら、Ｖ、ＩＮＩＴディスエーブル電圧レベル
はフリップフロップをセラｉ−するのに必要なしきい値
電圧Ｖ２よりも高くまた通常の動作電圧よりも低くなる
必要があるからである。したがって、もし負の電圧スパ
イクがＶａｃをＶ８より低く降下させるならば、通常の
動作期間中に不所望のＩＮＩＴ信号が偶発的に初期化さ
れるであろう。したがって、本質的にこのようなパワー
アップ回路を付加することにより、通常の論理回路はパ
ワーアップ回路が存在しないときの通常の値よりも高い
このしきい値によりさらにノイズに対し敏感になる。

理想的にはそれゆえ、電力供給源におけるノイズに対し
回路のノイズマージンを減少させることなくシーケンシ
ャルな論理回路を初期化または制御するための回路を提
供するのが望ましい。

［発明の概要］ それゆえ、この発明の目的は初期化される論理回路のノ
イズマージンを減少させることなく１個またはそれ以上
のシーケンシャルな論理回路を初期化するだめのパワー
アップ回路を提供することである。

この発明の仙の目的は、パワーアップ回路に対し最初に
高いカットオフ電圧を与え、次にこのカッ１〜オフ電圧
を通常の動作期間中に低下させるための手段を設けるこ
とにより、初期化される論理回路のノイズマージンを減
少させることなく１個またはそれ以上のシーケンシャル
な論理回路を初期化するためのパワーアップ回路を提供
することである。

この発明のさらに仙の目的は、パワーアップ回路に対し
最初に高いカットオフ電圧を与え、かつＳＣＲラッチ型
回型金路ワーアップ回路の一部分として用いることによ
り続いて通常動作期間中にこのカットオフ電圧を低下さ
せるための手段を設けることにより初期化される論理回
路のノイズマージンを減少させることなく１個またはそ
れ以上のシーケンシャルな論理回路を初期化するための
パワーアップ回路を提供することである。

この発明のさらに他の目的は、パワーアップ回路に対す
る最初の高いカッ１〜オフ電圧と、ＳＣＲラッチ型の回
路をパワーアップ回路の部分として備えて通常動作期間
中にこのカットオフ電圧を続いて低下さけるための手段
とを設け、飽和またはフィードバックループがパワーア
ップ回路をディスエーブル状態にしかつパワーアップ回
路の再初期化のためのしきい値電圧を低下させることに
より、初期化される論理回路のノイズマージンを減少さ
せることなく１個またはそれ以上のシーケンシャルな論
理回路を初期化するパワーアップ回路を提供することで
ある。

この発明のこれらおよび他の目的は以下の詳細な説明お
よび添付の図面から明らかになるであろう。

［発明の実施例］ 上述のように、先行技術のパワーアップ回路を用いれば
、パワーアップ回路をディスエーブル状態にするために
用いられる高いしきい値電圧によ一１〇− リノイズへの敏感性が増大する。第１図はこのような先
行技術の回路を示す図であり、動作電圧■ｃｃは、Ｖｃ
ｃがＶＩＮ寸なわち１個のＰ−Ｎ接合の順方向バイアス
電位に達すると、トランジスタＱ１を導通さ往、パワー
アップ電圧（第１図においてＩＮＩＴと表わされる）を
与える。

１〜ランジスタＱ１はＶｃｃが初期化されるシーケンシ
ャル論理回路内のフリップ７０ツブがラッチ状態となる
電圧Ｖ２を介して上昇し続けるとき導通状態を続ける。

しかし、例示される回路において、１個のＰ−Ｎ接合電
圧の３倍と抵抗Ｒ２における電圧降下との和に等しい電
圧レベルＶ、にＶｃｃが達すると、トランジスタＱ２は
順方向にバイアスされて導通しトランジスタＱ１をター
ンオフし、それによりＩＮＩＴ信号をディスエーブル状
態にする。■。。は次に４．５ないし５．５ボルトの動
作電圧に達するまで上昇し続（プる。

しかし、この先行技術の回路においては、Ｖｃ。がたと
えばノイズの多い電圧源からの負の電圧スパイクにより
次に降下するならば、トランジスタＱ２は導通状態を停
止し、トランジスタＱ１は再び導通し始め不所望のＩＮ
ＩＴ信号を与える。

このしきい値またはカットオフ電圧ｙｔｈまたは■、は
次式で表わされる。

Ｖｔｈ　＝　Ｖｂｅ（Ｑ２）　＋　Ｖｂｅ（ＤＩ）　＋
　Ｖｂｅ（Ｄ２）　＋　Ｖｂｅ（Ｑ２）”Ｒ２／Ｒ３上
Ｊの式においては、例示の回路において用いられるトラ
ンジスタに対し十分に高いＤＣ電流利得を仮定しており
、それによりベース電流はしきい値の計算に対し無視す
ることができる。またこの仮定はこの詳細な説明を通し
て用いられる。

ここで、“’Ｖｂｅ”は特定のトランジスタにおけるベ
ース−エミッタ間電圧降下またはダイオードにおける電
圧降下でありそれゆえ１個のＰ−Ｎ接合における近似的
な電圧降下に等しい電圧を表わしている。

”　Ｉ　Ｎ　Ｔ　Ｔ　”またはパ初期化″はパワーアッ
プの際に各々のフリップ７０ツブを設計者の選択に従っ
てセットまたはリセットのいずれかを行なう制御信号と
して規定される。

次に第２図において、この発明のパワーアップ回路が例
示される。１〜ランジスタＱ１はま１ＣＶＣ０が１個の
Ｐ−Ｎ接合の電圧レベルに到達すると導通するように最
初にバイアスされる。しかしこの発明の回路において、
トランジスタＱ２は、それらの各々のベースが他方のト
ランジスタのコレクタに接続されてＳＣＲ回路を形成し
ヒステレシスしきい値ループを与える２つのトランジス
タＱ３およびＱ／ｌによって置換えられる。Ｖｃｃが上
昇し続けるとぎ、トランジスタＱ３はターンオンし続い
てトランジスタＱ４をターンオンさせ飽和ループを形成
しトランジスタＱ１を非導通状態にさせる。なぜなら回
路点５０における電位はトランジスタＱ４の飽和により
ほぼＯに降下するからである。

トランジスタＱ４をターンオンさせるためには、Ｖｃｃ
がまずトランジスタＱ３のエミッターベース接合を順方
向にバイアスさせるレベルに到達しなければならない。

これはたとえばＶ（ｃが３Ｖｂｅ、すなわち、Ｐ−Ｎ接
合電圧の３倍に到達したとぎ生じる。なぜなら、トラン
ジスタＱ３のべ一スは１Ｖｂｅのレベルにあり、かつダ
イオードＤ１はトランジスタＱ３のエミッタと直列に接
続されているからである。このとき、トランジスタＱ３
は抵抗Ｒ３ヘコレクタ電流を供給し始める。

しかし、トランジスタＱ４はそのベース電位がＩＶｂｅ
ｋ、達するまでまだターンオンしない。したがってトラ
ンジスタＱ４がターンオンするＶ、ｃｃしきい値はさら
に抵抗Ｒ２と抵抗Ｒ３との比の１Ｖｂｅ倍だけ昇圧され
る。これは次の式によって表わされる。

Ｖｔｈ　＝　Ｖｂｅ（Ｑｌｌ　＋　Ｖｂｅ（Ｑ３）　＋
　Ｖｂｅ（Ｄｌｌ＋■ｅ（Ｑ４）”Ｒ２／Ｒ３このしき
い値が到達されかつトランジスタＱ４がターンオンする
と、この回路はＳＣＲ型のラッチになり、トランジスタ
Ｑ４は飽和状態へ駆動される。ＳＣＲ回路の性質により
、この回路はＶｃＣがトランジスタＱ３のエミッターベ
ース接合をターンオフさせるに十分なほど低く降下する
までラッチ状態を保つ。トランジスタＱ４は今飽和して
いるので、このしきい値はトランジスタＱ４のターンオ
ンしきい値よりも１ＶｈｅとトランジスタＱ４の飽和電
圧との差だけ低くなっている。この差はほとんどベース
−エミッタ間降下のすべてを表わしており、Ｖｓａｔ　
　（Ｑ４）はＯに近づいているので、パワーアップ回路
のノイズマージンはそれが駆動するシーケンシャルな論
理回路のそれよりもそのノイズしきい値を低下させる量
だけ増大する。

これを先行技術のしきい値電圧ｖｔｈに対する方程式と
比較すると、先行技術のしきい値電圧は３Ｖｂｅと抵抗
Ｒ２における電圧降下との和に等しいが、上述のｖｔｈ
−は約２Ｖｂｅと抵抗Ｒ２における電圧との和に等しり
、シきい値ループにおいて１Ｖｂｅのヒステリシスを与
えている。

第３図はこの発明の動作をグラフで示す図である。動作
電圧ＶＣＣがパワーアップの間に上昇し始めると、最初
はＶ、に達するとそのときフリップフロップを好ましい
状態へ移行させるために用いられるＩＮＩＴ信号がター
ンオンする。次にＶｏ、がＶ２へ到達し、ノリツブフロ
ップがラッチ状態となる。ＶｃｃはＶ、まで上昇し続け
、ＩＮＩＴ信号はＶｃｃがその動作電圧４．５ないし５
゜５ボルトへ達するに先立ってディスエーブル状態とさ
れる。Ｖｃｃの電圧レベルがＶ８のとき、■ＮＩＴ信号
がターンオフされ、ＳＣＲＯＲ回路性状態となって前述
のようにＳＣＲトランジスタＱ３およびＱ４を飽和させ
る。これは回路点５０（第２図に示されている）におけ
る電圧を低下させ、ＥＮＩＴ信号に対するターンオフ電
圧をＶ。

から新しいレベルＶ８−へと低下させる。新しいしきい
値電圧Ｖｔｈ”（第３図のグラフにおけるＶ、−）は次
式で表わされる。

ＶｔｈＪ　＝　Ｖｓａｔ（Ｑ４）　、＋　Ｖｂｅ（Ｑ３
）　＋Ｖｂｅ（ＤＩ）　＋　Ｖｂｅ（Ｑ４）☆Ｒ２／Ｒ
３しきい値のＶ３からΩ３′へのこの低下により、グラ
フに示されるように、それ以下ではフリップ７０ツブが
ラッチしない制御下限電圧レベルＶ２の点までノイズマ
ージンすなわちパワーアップ回路の導入前のノイズマー
ジンがかなり増大する。

第２図に示されるこの発明の回路配置はさらに改良され
てＳＣＲランチ回路のターンオンおよびターンオフしき
い値におけるヒステリシスの量をさらに大きくすること
ができるであろう。第４図に示されるように、ダイオー
ドＤ１′をトランジスタＱ１のベースと回路点５０との
間に付加え、ダイオードＤ１を消去することができる。

この実施例により同一のｖｔｈを保ちながら、しきい値
Ｖｔｈ−をｖｔｈ”まで低下させることができる。しか
し、これはＩＮＩＴ信号に対するターンオン電圧Ｖ、を
１　Ｐ−Ｎ接合だけ上昇させる。新しいしきい値電圧に
対する方程式は次式で与えられる。

Ｖｔｈ”　＝　Ｖｓａｔ（Ｑ４）　＋　Ｖｂｅ’（Ｑ３
）　＋　Ｖｂｅ（Ｑ４）”Ｒ２／Ｒ３加えて、ＳＣＲＯ
Ｒ回路−ンオンしきい値は、トランジスタＱ３のエミッ
タ回路における直列ダイオードを付加または除去するこ
とにより、また抵抗Ｒ２とＲ３との比を変化させること
により変化させることができる。ＳＣＲヒステリシスル
ープの活性化の際に下側のターンオフしきい値まで低下
してｌｌ１ｒＴ信号が再活性化されるしきい値電圧を低
下させるパワーアップ信号の最初の高いターンオフまた
はカットオフを提供するためにＳＯＲ回路が用いられる
というこの発明の教示の範囲から逸脱することなく例示
の回路に対し他の変更例は当業者にとっては明らかであ
ろう。

したがってこの発明により、動作期間中にノイズの多い
電力源からの低い電圧スパイクによるパワーアップ回路
の不注意な再活性化またはターンオンによるデータの損
失という危険性を増大させることなくシーケンシャルな
論理回路においてパワーアップ回路を用いることが可能
となる。

【図面の簡単な説明】

第１図は先行技術のパワーアップ回路の概略図である。 第２図はこの発明のパワーアップ回路の基本的な実施例
の概略図である。 第３図はパワーアップおよび通常の動作期間における電
圧レベルを示す図である。 第４図はこの発明の他の実施例の概略図である。 図において、Ｄｌ、Ｄｌ　′、Ｄ２はダイオード、Ｑｌ
、Ｑ２．Ｑ３．Ｑ４はトランジスタ、Ｒ１゜Ｒ２，Ｒ３
，Ｒ４は抵抗。 なお、図中、同符号は同一または相当部分を示す。 特許出願人　アドバンスト・マイクロ・デイバイシズゝ
・インコーホレーテッド へ。 よ 更 Ｖ、　　　ｖ：Ｉｖ２Ｖ、　　４．、！；Ｖ！□□□□ ＶＣＣ１狛９ ＰＩＯ，３ ）危１＜／イＸ′ズーレン 的ｔｊ先１〒卵１司／イ人マージノ 」− ｂフイに哨ｔ−ノ１ヨ

Claims (12)

【特許請求の範囲】
1. （１）初期化される論理回路のノイズマージンを減少さ
   せることなく１個またはそれ以上のシーケンシャルな論
   理回路を初期化するためのパワーアップ回路であって、 前記パワーアップ回路に対する最初の高いカットオフ電
   圧と、 通常動作期間中のカットオフ電圧を低下させるための手
   段とによって特徴付けられるパワーアップ回路。
2. （２）通常動作期間中に前記パワーアップ回路のカット
   オフ電圧を低下させるための前記手段はパワーアップ回
   路の一部としてＳＣＲラッチ型回路を備える、特許請求
   の範囲第１項記載のパワーアップ回路。
3. （３）前記ＳＣＲラッチ型回路は、パワーアップ回路を
   不活性状態としかつパワーアップ回路の再初期化のため
   のしきい値電圧を低下させる飽和またはフィードバック
   ループを備える、特許請求の範囲第２項記載のパワーア
   ップ回路。
4. （４）前記動作電圧が第１の予め定められたレベルへ上
   昇するとき第１のトランジスタが活性化されてリセット
   信号を前記論理回路へ与える、特許請求の範囲第３項記
   載のパワーアップ回路。
5. （５）前記第１の予め定められたレベルは前記論理回路
   内のフリップフロップがラッチ状態となるレベルよりも
   低い、特許請求の範囲第４項記載のパワーアップ回路。
6. （６）前記パワーアップ回路においてまた第２および第
   ３のトランジスタが用いられており、前記第２および第
   ３のトランジスタはそれらの各々のベースが他方のコレ
   クタに結合されてＳＣＲ回路ループを形成する、特許請
   求の範囲第５項記載のパワーアップ回路。
7. （７）前記第２のトランジスタのベースと前記第３のト
   ランジスタのコレクタとは前記第１のトランジスタのベ
   ースに接続され、それによって前記第２および第３のト
   ランジスタの活性化は飽和ループを形成して前記第１の
   トランジスタのベース電圧を低下させてそれを遮断状態
   とし、それにより前記論理回路へのパワーアップ信号を
   ターンオフする、特許請求の範囲第６項記載のパワーア
   ップ回路。
8. （８）前記第２および第３のトランジスタによって形成
   される飽和ループは前記パワーアップ回路のカットオフ
   電圧を低下させ、それによって前記パワーアップ回路の
   最初のカットオフ電圧よりも低いレベルへ動作電圧が不
   注意に低下しても前記パワーアップ回路は再活性化され
   ない、特許請求の範囲第７項記載のパワーアップ回路。
9. （９）初期化される論理回路のノイズマージンを減少さ
   せることなく１個またはそれ以上のシーケンシャルな論
   理回路を初期化するためのパワーアップ回路であって、 パワーアップ回路に対する最初の高いカットオフ電圧と
   、 パワーアップ回路の再初期化のためのしきい値電圧を低
   下させるための飽和ループを与えるＳＣＲラッチ型回路
   で構成され、通常の動作期間中にこのカットオフ電圧を
   低下させるための手段とによって特徴付けられるパワー
   アップ回路。
10. （１０）前記ＳＣＲラッチ型回路は、それらの各々のベ
    ースが他方のコレクタに結合されて前記ＳＣＲループを
    形成する１対のトランジスタを備える、特許請求の範囲
    第９項記載のパワーアップ回路。
11. （１１）前記トランジスタによって形成される飽和ルー
    プは前記パワーアップ回路のカットオフ電圧を低下させ
    、それによって前記パワーアップ回路の最初のカットオ
    フ電圧よりも低いレベルへの動作電圧の不注意な低下は
    前記パワーアップ回路の再活性化をもたらさない、特許
    請求の範囲第１０項記載のパワーアップ回路。
12. （１２）初期化される論理回路のノイズマージンを減少
    させることなく１個またはそれ以上のシーケンシャルな
    論理回路を初期化するためのパワーアップ回路であって
    、 前記動作電圧が第１の予め定められたレベルまで上昇し
    たとき活性化されて前記論理回路へ制御信号を与える第
    １のトランジスタと、 それらの各々のベースが他方のコレクタに結合され、第
    １のトランジスタを遮断させるための飽和またはフィー
    ドバックループを与えかつ初期化信号の再初期化のため
    のしきい値電圧を低下させるＳＣＲループを形成する第
    ２および第３のトランジスタとを備えるパワーアップ回
    路。