JPS6148747B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプログラム制御方式の端末制
御装置に関する。

〔従来の技術〕

一般に端末制御装置は、オンライン処理及び
種々の端末装置の制御を行うよう構成される。し
たがつて端末制御装置は、オンライン処理を行う
ための通信回線制御部と数多い端末装置の制御を
行う端末装置制御部、及び各制御部を制御する中
央処理部、RAMなどを有し、最近のインテリジ
エント化傾向によつて相当の処理を行うよう設計
される。機能・価格・構造などの点から、中央処
理部にはマイクロプロセツサを使用し、RAMに
ある制御プログラムによつて処理するのが一般的
である。通信回線制御部や端末装置制御部は一種
のデータ伝送制御部であり、マイクロプロセツサ
との制御データ授受、メツセージデータのRAM
書き込みおよび読み出し、そして通信回線や端末
装置とのメツセージデータ授受を行うなどの機能
を持つ。これら機能に対してそのトリガとなるの
は、マイクロプロセツサからの制御データ授受要
求と端末装置及び通信回線からのメツセージデー
タ授受要求である。データ伝送制御部はこれらの
要求を受けると、データ授受をマイクロプロセツ
サなどと行うが、マイクロプロセツサからの制御
データ授受要求とデータ授受は間欠的でデータ授
受時間が短かく、他方通信回線などからのメツセ
ージデータ授受要求は間欠的だが、一担要求があ
ると連続し、メツセージデータ授受時間も長くな
る。データ伝送制御部でこういつた特徴のある処
理を行うのに従来よくとられる方法としてスキヤ
ンによる方法と割込みによる方法がある。

スキヤンによる方法は、マイクロプロセツサか
らの制御データ授受要求があるか無いか通信回線
などからのメツセージデータ授受要求があるか無
いかを絶えず捜しており、各要求を検出した時に
その要求内容に応じた処理を行い、処理が終了す
ればまた繰り返して要求を捜す方法である。割込
みによる方法は、マイクロプロセツサ及び通信回
線などの各授受要求によつて異る種類の割込みを
発生させ、割込みの種類に応じた処理を行い、処
理が終了すれば、次の割込みを待つ方法である。
いずれの方法でも、対応する処理というのは価
格、可用性などからROMに格納したプログラム
によつて行うのが一般的であり、ROM上にシー
ケンシヤルに置かれる。

スキヤンによる方法の場合、対応する処理が多
くなるとROM容量が増加してROMをアクセスす
べきアドレスの桁数が増えるためにアドレスビツ
トも増え、また各要求の検出順序にしたがつて処
理を行つていくために各々の処理に優先順位を付
すことが難しく待たされる処理も多くなる傾向が
ある。他方、割込みによる方法の場合、対応する
処理プログラムが多くなるとROM容量が増加し
てROMアクセスのアドレスビツトが増えること
はスキヤン方式と同様であるが、処理の優先順位
については割込みの種類に優先順位を付しそれを
制御する回路を設ければ可能となる。しかし反面
では、優先度の高い割込みが頻発すると優先度の
低い割込みに対する処理は待たされることとな
り、優先度の付け方には注意が必要となり、また
優先度を制御するためのハードウエアも増え、プ
ログラムの処理も増える傾向がある。

〔発明が解決しようとする問題点〕

ところで従来の通信制御装置のデータ伝送制御
部はスキヤン方式か割込み方式かのいずれか一方
のみ採用している。しかるに、前述したように、
マイクロプロセツサ（中央処理部）とのデータ授
受と通信回線等とのデータ授受とはそれぞれ異な
つた特徴を有するものであり、これら異質の処理
を全てスキヤン方式または割込み方式のいずれか
一方の方式で行なうのは無理があり、要求される
処理量が多いとタイムリーな処理を達成するのに
困難を来たしていた。

本発明の目的は、中央処理部とのデータ授受と
通信回線等とのデータ授受の性質の違いを考慮し
た構成を持ちタイムリーな処理を可能とした端末
制御装置を提供するにある。本発明の他の目的
は、処理プログラムを格納するROMのアドレス
ビツト数を減らした端末制御装置を提供するにあ
る。

〔問題点を解決するための手段〕

しかして本発明による端末制御装置のデータ伝
送制御部にあつては、中央処理部からの制御デー
タ授受を処理するプログラムと通信回線などから
のメツセージデータ授受の処理を行なうプログラ
ムをそれぞれ別々の第１のROMと第２のROMに
格納し、第１のROM内のプログラムに対する起
動を割込み方式で行ない、第２のROM内のプロ
グラムに対する起動をスキヤン方式で行なうもの
である。

また、第１のROMと第２のROMに同一のアド
レスを付し、選択回路によつて第１のROMと第
２のROMの一方を選択してアクセスする。

〔作 用〕

マイクロプロセツサからの制御データ授受を処
理するプログラムと通信回線などからのメツセー
ジデータ授受の処理を行なうプログラムとをそれ
ぞれ別々の第１のROMと第２のROMに格納し、
制御データ授受要求を割込みによつて検出し第１
のROM内のプログラムに起動をかけ、またメツ
セージデータ授受要求をスキヤンによつて検出し
第２のROM内のプログラムに対して起動をかけ
る。また第１のROMと第２のROMに同一のアド
レスを付し、選択回路によつて必要に応じて一方
のROMを選択してアクセスすることによりアク
セスすべきアドレスの桁数を減らし、これにより
アドレスビツト数を減らして、処理量の増大に対
処できかつタイムリーな処理が可能な端末制御装
置である。

〔実施例〕

次に本発明の一実施例について図面を参照して
詳細に説明する。

第１図は本発明による端末制御装置の全体ブロ
ツク図である。この端末制御装置１０１はマイク
ロプロセツサ１０２、RAM１０３、端末装置制
御部１０９、通信回線制御部１１１、フロツピー
デイスク制御部１０４などで構成され、各部が共
通アドレスバス１０６、共通データバス１０７、
共通制御信号線１０８で接続されている。端末装
置制御部１０９には種々の端末装置１１０、通信
制御部１１１にはモデム１１２を介して通信回線
１１３がそれぞれ接続されている。端末制御装置
１０１内の各制御部つまりデータ伝送制御部への
マイクロプロセツサ１０２からの要求は共通アド
レスバス１０６、共通データバス１０７及び共通
制御信号線１０８を介して行われる。次に、デー
タ伝送制御部として通信回線制御部１１１を例に
とつてその詳細を説明する。

第２図に通信回線制御部１１１の詳細ブロツク
図を示す。２１はマイクロプロセツサからの制御
データ授受要求を処理するプログラムを格納して
いるROMA，１８は通信回線からのメツセージ
データ授受要求を処理するプログラムを格納して
いるROMBであり、両方のROMは同一のアドレ
ス付けがなされている。１７，２０はプログラム
カウンタであり、１５はプログラムカウンタ１
７，２０およびROMA２１，ROMB１８を選択
する選択回路である。２５は命令デコーダ、２２
は通信回線制御回路、２３は内部レジスタ群、２
４はRAM制御回路である。

まず、端末制御装置１０１の電源投入によつ
て、間欠的ではあるが処理時間の長い通信回線等
からのメツセージデータ授受要求をスキヤン方式
によつて検出し処理するROMB１８内のプログ
ラムが起動され、中央処理部にあるマイクロプロ
セツサ１０２からの指示を待つ。この処理時間は
短かいが優先処理が望まれるマイクロプロセツサ
１０２からの制御データ授受要求を割込み方式に
よつて検出しROMA２１内のプログラムに起動
をかけ、指示のための制御データをレジスタなど
にセツトし、終了によつて割込み前のROMB１
８内のプログラムが再開始され、マイクロプロセ
ツサ１０２の指示に沿つた処理を行う。

即ち、端末制御装置１０１の電源が投入される
とリセツト信号１４が発生する。このリセツト信
号１４を受けると選択回路１５は、カウンタリセ
ツト信号１６でプログラムカウンタＢ１７をリセ
ツトすると同時に、プログラムカウンタ選択信号
１９でプログラムカウンタＢ１７を選択しその値
をROMB１８に入力させる。この時はROMA２
１へのアクセスが禁止される。したがつて
ROMB１８の０番地からアドレスが歩進されて
プログラムが順次アクセスされ、命令デコーダ２
５は読出されたプログラムを解読しその解読出力
によつて通信回線制御回路２２、内部レジスタ群
２３およびRAM制御回路２４を操作する。この
ように、電源投入ないしリセツト時はROMB１
８内のプログラムが選択される。

このとき、ROMB１８内のプログラムは端末
制御装置１０１全体の制御を行うマイクロプロセ
ツサ１０２と処理の同期をとるため、送信または
受信どちらの処理を行うか指示を待つてループし
ている。この状態で送信または受信の指示及び
送・受信データのRAM格納アドレス、カウント
などがマイクロプロセツサ１０２のPIO命令によ
り内部レジスタ群２３にセツトされる。

この内部レジスタ群２３のデータを更新、参照
するのがROMA２１内のプログラムであり、ま
た、ROMB１８内のプログラムは内部レジスタ
群２３のデータを参照して、マイクロプロセツサ
１０２の指示に応じた処理について、通信回線制
御回路２２をスキヤンしながら実行し、通信回線
１１３からのメツセージ授受要求を処理する。な
お、通信回線１１３からのメツセージデータはモ
デム１１２を介して通信回線制御回路２２に入力
され、一担内部レジスタ群２３のどれかに格納さ
れた後、ROMB１８にあるプログラムの制御に
よつてRAM制御回路２４と同期をとりながら前
述のように事前に内部レジスタ群２３にセツトさ
れているRAM上の格納アドレス、カウントなど
を参照しながら共通制御信号１０８、共通アドレ
スバス１０６、共通データバス１０７を介して
RAM１０３に格納する。逆に通信回線１１３に
メツセージデータを出力する場合は、同様の方法
でRAM→共通アドレス及び共通データバス→内
部レジスタ群→通信回線制御回路→モデムの順で
行われる。

次にROMB１８の動作中にマイクロプロセツ
サ１０２の制御データ授受要求が出されたとき、
ROMA２１へ切り替えられる。即ち、選択回路
１５は共通制御信号１０８、共通アドレスバス１
０６、共通データバス１０７によりPIO命令を検
出しプログラムカウンタ選択信号１９でプログラ
ムカウンタＡ２０およびROMA２１を選択する
と同時にROMB１８へのアクセスは禁止し、ま
たプログラムカウンタＢ１７は凍結される。この
時、共通アドレスバス１０６、共通データバス１
０７には内部レジスタ群２３のどのレジスタの更
新又は参照を行うかを示すコマンド、メツセージ
データのRAM格納アドレスなどがそれぞれ載つ
ており、またROMA２１のエントリ番地である
プログラムカウンタＡ２０にはコマンド＝コマン
ド対応処理プログラムのエントリ番地としている
ためコマンドがセツトされる。このように、マイ
クロプロセツサ１０２から制御データ授受要求が
出ると直ちにROMA２１をアクセスするよう割
込みがかかつて各コマンド対応の処理をする。こ
の各コマンド処理プログラムは終了時に必ず
ROMA２１の解放命令を発行するので命令デコ
ーダ２５からROMB選択信号２６が出力され、
選択回路１５のプログラムカウンタ選択信号１９
がリセツトされる。これにより、凍結されていた
プログラムカウンタＢ１７の示す番地から
ROMB１８のプログラムを再び実行する。而し
て、ROMA２１とROMB１８を必要に応じて選
択回路１５によつて一方のROMを選択してアク
セスすることにより、それぞれのプログラムに必
要な最小のアドレスカウンタで実現でき、又同一
アドレスを付すことができる。

以上では通信回線制御部についてのみ説明した
が、他の制御部についても同様の構成をとり得る
ことは勿論である。

〔発明の効果〕

以上に述べた如く、本発明による端末制御装置
はスキヤン方式と割込み方式を要求元によつて使
い分けることによつて要求をタイムリーに処理で
きる。また要求処理プログラムを２つのROMに
分けて格納し、両ROMに同一アドレスを付して
選択回路によつて一方のROMを選択してアクセ
スするようにしたから、ROMアドレスビツト数
を増やすことなくROM容量を２倍にでき、それ
だけ処理量を増大できる。

【図面の簡単な説明】

第１図は本発明による端末制御装置の一例の全
体ブロツク図、第２図は第１図中の通信回線制御
部の詳細ブロツク図である。 １０２……マイクロプロセツサ（中央処理
部）、１０３……RAM、１０４……フロツピーデ
イスク制御部、１０６……共通アドレスバス、１
０７……共通データバス、１０８……共通制御
線、１０９……端末装置制御部、１１１……通信
回線制御部、１５……選択回路、１７，２０……
プログラムカウンタ、１８，２１……ROM、２
２……通信回線制御回路、２３……内部レジスタ
群、２４……RAM制御部、２５……命令レコー
ダ。

Claims (1)

1. 【特許請求の範囲】 １ 通信回線または端末装置との間のメツセージ
   データの処理を行なうデータ伝送制御部と、この
   データ伝送制御部を制御する中央処理部とから成
   り、該データ伝送制御部は該中央処理部からの制
   御データ授受要求を処理するプログラムを格納し
   た第１のROMと、該通信回線または端末装置か
   らのメツセージデータ授受要求を処理するプログ
   ラムを格納した第２のROMとを備え、該第１の
   ROM内のプログラムに対する起動を割込み方式
   で行ない、該第２のROM内のプログラムに対す
   る起動をスキヤン方式で行なうようにして成る端
   末制御装置。 ２ 前記第１と第２のROMに同一のアドレスを
   付し、選択回路によつて該第１と第２のROMの
   一方を選択してアクセスするようにしたことを特
   徴とする特許請求の範囲第１項記載の端末制御装
   置。