JPS6148870B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はテンポ設定をデジタル数値で行う、精
度の良いペースメーカーを実現するものである。

ペースメーカーは人間の繰り返し動作の繰返し
周期を律することにより、体力の余計な消耗を防
ぐと同時に、計画の達成度をきちんと守らせるこ
とを目的とした装置である。例えば陸上競技の長
距離競走において、選手は自分自身の体力と走行
距離とから競走に勝つために最も適した体力消耗
計画をレース前に立案し、この計画をレース中に
実行する必要がある。したがつて平素の練習によ
つて体力の増強を行うことは勿論であるが、自分
自身の体力消耗度と走行速度との関係を十分に知
つておくことと、計画した通りの走行速で最後ま
で走り通すことを練習しなくてはならない。ペー
スメーカーはこのような練習を行う際足行速度の
基準として使用される。すなわちペースメーカー
は選手の走る歩調を律する正確な繰返し信号を音
又は光にて発し、選手はこの知覚的信号のリズム
に自からの歩調を合せて走る。良く訓練された長
距離走者の歩幅は一定であるから、歩調を定める
ことは走行速度を定めることに等価である。

すなわち１分間走つた歩数を数えてその歩数を
速度に代用させる。この単位となる時間が１時間
では速度測定の所要時間が大きすぎるし、１秒間
では測定精度が悪くなる。１分間程度なら選手が
歩調を乱さないで走れる時間であるし、歩数も
100歩以上となり十分な精度を期待できる。一般
に陸上長距離競走の関係者が選手の走行速度を考
える時毎分の歩数でその大小比較を行うのは上記
の理由によるものである。したがつてその速度基
準となるペースメーカーの歩調設定は、１分間の
信号発生回数で行うのが最も適している。これは
単に陸上競技の長距離競走の場合に限られない。
水泳の競技種目におけるストロークがボート競技
のオールストロークについても、そのピツチを１
分間の繰返しで表現し、それによつて体力消耗速
度を推定したレースの展開を予測したりすること
が広く行われている。それ等の選手は平素からペ
ースメーカーにより一定ピツチを維持する練習を
したり、あるピツチで極力長時間のレースに耐え
るように体力をつける練習をする。

以上に述べたように体育関係で特に持久力を競
うような競技種目でペースメーカーは大変便利な
道具である。また音楽関係において、音楽テンポ
を律するため、メトロノームが使用されているが
これは最も一般的なペースメーカーである。産業
の分野においても作業能率を上げるためには一定
のたゆまざる作業が重要であるから非人道的にな
らない範囲で作業速度を律するためのペースメー
カーの使用を考えることができる。

以上にペースメーカーの有用性について述べる
と同時に、ペースメーカーのテンポ設定が１分間
の繰返し動作回数で行われることの妥当性につい
て述べた。本発明の目的はテンポ設定を、１分間
の繰返し動作回数でデジタル数値設定することの
できるペースメーカーを安価にかつ小型に作るこ
とを実現させることである。

従来ペースメーカーのテンポ設定では３通りの
方法が行われていた。第一の方法はテンポを連続
的に変化させるダイヤルを有し、該ダイヤルの位
置を使用者が自分自身の感覚に合せて決定する方
式のものである。この方法はダイヤルの周囲に簡
単な目盛りを付す程度の定量化をしうるのである
がテンポ設定がアナログ的であるため精度を上げ
られない欠点がある。また精度を上げようとする
と大きなダイヤルと目盛板を必要とし装置が大き
くなる。この方式を用いた電気式ペースメーカー
のテンポ設定原理はCR発振器やLC発振器の時定
数を変える方式であるので抵抗、コンデンサ、イ
ンダクタンス等の温度変化、経時変化等の誤差要
因も多い。従来最も一般的なペースメーカーとし
て使用されているメトロノームも又この範疇に属
するものであるが、これは機械振子の固有振動数
を、重錘を目盛りにそつて移動する方法で変化さ
せるものでテンポ設定の精度は１％程度が限界で
ある。

テンポ設定の第二の方法は、外部から与えられ
るテンポ信号の周期を計測し、気憶し、更に再生
する方法である。この方法では計測した周期をそ
のまま表示したり、毎分の動作回数に換算して表
示する表示手段を具備することにより、一層完成
度の高いものとすることが可能である。一般に周
期の測定手段の中心はデジタルカウンターである
のが普通であり、そのため前記表示手段も発光ダ
イオードや液晶表示装置等によるデジタル表示で
あることが多い。

テンポ設定の第三の方法は１分間の繰返し動作
回数をデジタル数値で設定する方法で普通、電子
装置によつて実現される。設定数値の入力方法と
しては、サムロータリースイツチ（デジタルスイ
ツチ）による入力方法、電子卓上計算器で代表さ
るような、テンキースイツチと表示装置とによる
入力方法、電子腕時計で代表されるような、スイ
ツチの操作回数又は操作時間の長短で各桁ごとに
数値設定を行い、同時に表示装置にその設定数値
を表示する入力方法等がある。しかしいずれの場
合も入力された数値は１分間の信号発生回数を意
味する周波数情報であるから、該周波数情報に基
づいて周期情報を算定する必要がある。つまりあ
る一定の周波数を有する基準信号源から、任意の
周波数の信号を得る場合、該周波数の周期が基準
信号周期の何倍であるかを算出し、この結果の数
値を分周比とする分周器によつて基準信号を分周
する必要があるからで、これが最も精度良く必要
な周波数信号を実現する方法である。基準信号源
を水晶振動子を用いた発振回路とし、該発振回路
の発振周波数を十分に大きくすることで、ペース
メーカーの精度を0.01％以上にすることは極めて
容易である。しかしこの方法では数値設定された
周波数情報に変換するためデジタル計算を行う必
要があり、その計算手段をペースメーカー内部に
具備しなければならない。電子卓上計算器のよう
に本来デジタル計算を行うことを目的とした装置
に、ペースメーカー機能を付加する場合において
は、何ら問題を生じないのであるが、単機能ペー
スメーカーや、電子腕時計の付加機能としてのペ
ースメーカーの場合、デジタル計算機をペースメ
ーカー機能実現の唯一目的のために装置に内蔵す
ることは、コストパーフオーマンス上適当でな
い。本発明は第三のテンポ設定方法の最大の利点
である高精度の特徴を生かしながら、デジタル計
算器を使用することなく、任意の周波数信号を合
成することを可能にするものである。

以上にテンポ設定の三つの方法について述べた
が、それぞれの方法は、それぞれの利点欠点を有
しており、それぞれ目的に合つた使われ方をされ
る。第一及び第二のテンポ設定方法によるペース
メーカーはそれぞれの詳し技術解説を別途得られ
るものとし、ここでは第三のテンポ設定方法によ
るペースメーカーについて詳細な説明を行うこと
にする。

第１図、第２図及び第４図は１分間の信号発生
回数をデジタル数値で設定する第三のテンポ設定
方式のペースメーカーの構成を示すブロツク図で
あり、第１図はデジタル数値で入力された周波数
情報を、デジタル計算器で計算処理し、周期情報
に変換する従来方式を図解し、第２図及び第４図
はデジタル計算器を使用しない任意の周波数信号
を作り出す本発明の方式を図解する。第１図にお
いて入力装置１はテンキースイツチやサムロータ
リースイツチのようなデジタル数値の入力手段で
あり、これにより設定された数値はレジスタＡ２
に気憶される。レジスタＡ２の内容は表示装置３
に数字表示され、設定数値の確認ができるように
なつている。入力装置１がサムロータリースイツ
チである時は該スイツチはレジスタＡ２と表示装
置３を兼用することができる。レジスタＡ２の内
容は計算装置４に導びかれ、逆数が計算され、計
算結果の逆数はレジスタＢ５に気憶される。発振
器６は水晶発振器やCR発振器で実現されるもの
であり、基準周波数信号を発生する。この基準周
波数信号は分周器７により適当に分周され、ペー
スメーカーのテンポを決定する単位である基準周
期となる。該基準周期の信号はカウンタ８に導び
かれ計数される。その計数結果は比較回路９によ
つてレジスタＢ５の内容数値と比較される。比較
回路９は両者の内容数値の一致を検出すると、発
音装置１０に対して報知音を出すことを命ずると
共に、カウンタ８をリセツトし再び０からの計数
を行わしめる。このようにしてカウンタ８の計数
結果がレジスタＢ５の内容数値と一致する都度発
音装置１０が報知音を発し、一定の周期のペース
信号音が作られる。すでに前記したように、発音
装置１０は発光装置又は他の知覚的信号発生手段
に置換えることが可能である。また計算装置４で
実行さる計算は次のようであり、小数点以下は切
捨て又は４捨５入される。

〔レジスタＢ〕＝６０・ｆ／Ｋ〔レジスタＡ〕 ここで〔レジスタＡ〕及び〔レジスタＢ〕はそ
れぞれレジスタＡ２及びレジスタＢ５の内容数値
を示し、ｆは発振器６の発振周波数であり単位は
HZ、Ｋは分周期７の分周比を示す整数である。

以上に述べた方法でペースメーカーを実現する
場合、上式におけるｆ／Ｋを大きく取ることでい
くらでも精度が上げられると共に、ペース信号の
周期は完全に一定にすることが可能である。しか
し計算装置を消費電力の少ないスタテイツク論理
素子で構成する場合、装置が大型化してしまう欠
点がある。今日このような装置は集積回路によつ
て実現されるのであるが、その形状（チツプサイ
ズ）が大型化することは急速にコスト上昇をもた
らすことが一般に良く知られている。第２図はそ
の欠点を除くため、計算装置を使用しないで、デ
ジタル数値で周波数指定することの可能なペース
メーカーの構成を示している。

入力装置１１はテンキースイツチやサムロータ
リースイツチのようなデジタル数値の入力手段で
あり、これにより設定された数値はレジスタ１２
に気憶されると共に、表示装置１３に数字表示さ
れる。入力装置１１がサムロータリースイツチで
ある場合はレジスタ１２と表示装置１３を兼用す
ることができる。またレジスタ１２はカウンタ構
造を有する場合があり、入力装置１１で発生する
パルス信号を計数し数値情報として気憶する。こ
の時入力装置１１は単純な構造のスイツチと若干
の回路のみでよく、該スイツチの開閉回数や該ス
イツチの操作時間に比例した数のパルス信号を発
生するのであるが、この操作をしながら設定され
た数値を目視確認できるようにした数字表示装置
が具備せられると更に便利である。一方発振器１
５は水晶発振器やCR発振器で実現されるもので
あり、基準周波数信号を発生する。該基準周波数
信号は分周器Ａ１６により分周され、毎分Ｎ個の
等間隔なパルス信号１６ａに変換される。該パル
ス信号１６ａはカウンタ１８のリセツト回路に導
びかれ、該カウンタ１８の内容数値を０にする。
また分周器Ａ１６の中間段より取り出される信号
１６ｂはANDゲート１７を介してカンタ１８の
カウント入力端子に導びかれている。カウンタ１
８は信号１６ｂと比較回路１４の出力信号１４ａ
の論理積であるパルス列信号１７ａを計数する。
比較回路１４は前記レジスタ１２の内容数値とカ
ウンタ１８の内容数値の一致を検出し、一致信号
１４ａを出力してANDゲート１７を制御する。
そして上記第２図に於いては、比較回路１４、
ANDゲート１７及びカウンタ１８により前記レ
ジスタ１２の内容数値Ｍに従つて１動作毎にＭ個
のパルスを発生するパルス発生手段を構成してい
る。

今信号１６ａが出力されカウンタ１８がリセツ
トされた時、カウンタ１８の内容数値とレジスタ
１２の内容数値は一致していないから比較回路１
４の出力信号１４ａは論理値“１”をとる。これ
によりANDゲート１７は開きカウンタ１８は信
号１６ｂを計数する。やがて計数値がレジスタ１
２の内容数値と等しくなつたことを比較回路１４
が検出し信号１４ａは論理値“０”をとる。した
がつてANDゲート１７が閉ざされ、カウンタ１
８は計数を停止する。やがて信号１６ａが再び出
力されるとカウンタ１８は再度同じ動作を繰返
す。すなわちANDゲート１７は一定数のパルス
群を一分間にＮ回出す信号１７ａを出力する。該
パルス列信号１７ａは１／Ｎの分周比を有する分
周器Ｂ１９９により分周される。レジスタの内容
数値をＭとした時、分周器Ｂ１９の入力端には毎
分Ｍ×Ｎ個のパルスが印加される。このパルスを
Ｎ分の１分周するから、該分周器Ｂ１９の出力端
には毎分Ｍ個のパルス出力１９ａが得られる。該
パルス出力１９ａは発音装置２０に印加され、１
パルス毎に１個の報知音を発生せしめ、毎分Ｍ個
のペース信号を生ずる。第３図は第２図のブロツ
ク図に示した各要素の動作タイミングを示す波形
図である。イは第２図に示した信号１６ａ、ロは
同じく信号１６ｂ、ハは同じく信号１４ａ、ニは
同じく信号１７ａ、ホは同じく信号１９ａをそれ
ぞれ示したタイミング波形である。図面より明ら
かなように信号１６ａは毎分Ｎ個のインパルス信
号であり、信号１６ｂは信号１６ａの整数信の周
波数を持つクロツク信号である。信号１７ａは信
号１６ａと信号１４ａの論理積で与えられ、１群
がＭ個のパルスからなるパルス群が毎分Ｎ回出力
される信号である。信号１９ａは前記信号１７ａ
のパルス列のＮ番目毎にパルス出力を行う信号で
あり毎分正確にＭ個出力される。しかし図より明
らかなようにパルスの間かくは一定でない。すな
わち１区間の中に信号１４ａが論理値“０”にな
る時間が、奇数回存在する場合と偶数回存在する
場合がある。しかしその数の差は最大１個である
から信号１９ａの周期変動は第３図ハに示した時
間△Ｔより大きくなることはない。更にこの△Ｔ
は数値Ｎが大きい程小さくなり又数値Ｍが大きい
時程小さくなる。信号１６ａが16Hzの場合につい
て考える。このときＮ＝16×60＝960であり、信
号１６ａの１周期は62.5msec・であるから、周
期変動の絶対値はこの値より小さい。一方一分間
の繰返し動作回数として指定される数値Ｍが大き
い時、時間△Ｔが小となることは第３図から明ら
かであり、周期変動の絶対値は更に小さくなる。
このことはペースメーカーの繰返し周期の誤差を
考える上で重要である。すなわちペースメーカー
の設定数値が大になる時、仮に周期変動の絶対値
が一定であれば、周期変動誤差は相対的に大とな
り、体感的に異常な周期が検出されるのである
が、実際は上述の如く、設定数値が大となる時周
期変動の絶対値が小となるため、相対的な周期変
動誤差があまり大きくならない。特殊な場合とし
て数値Ｍが数値Ｎの約数である場合、信号１９ａ
は完全に等間隔となる。この時ペースメーカーは
全く周期変動がなく、規則正しいリズムを刻む。
以上に第２図のブロツク図に示した構成を有する
ペースメーカーの動作について説明したが、分周
期Ｂ１９の分周比又は信号１６ａの１分間のパル
ス数を示す数値Ｎと、レジスタ１２に設定され
た、１分間のペース信号発生回数を示す数値Ｍと
の間には一定の制約がある。すなち信号１６ａの
１周期に含むことのできる信号１６ｂのパルスの
数が、一分間の信号発生回数Ｍの最大値である。
実用上、ペースメーカーメーカーに設定される数
値の最大値は250程度であるが、信号１６ａと信
号１６ｂとの周波数関係は後者が前者の２ⁿ（ｎ
は正の整数）倍になつていることが望ましいの
で、信号１６ｂを信号１６ａの256倍とするのが
良い。この結果ペースメーカーのテンポ設定数値
Ｍの範囲は０から255まで、又は１から256までの
256段階に制限される。一方上述したように周期
変動の絶対値は数値Ｎが大きい程小さくなるので
あるが、数値Ｎをむやみに大きくすることは、信
号１６ａ及び１６ｂの周波数を高くすることにな
り消費電流が増大する欠点を生ずる。第２図のよ
うな構成を有するペースメーカーを、水晶発振式
腕時計に付加する場合、発振器１５としては時計
装置の時間基準を使用することができ、信号１６
ａ及び１６ｂに等しい周波数の信号を、時計装置
から取り出すことが可能であるが、この周波数は
２^R（Ｒは正の整数）Hzであることが多い。この
ような場合数値Ｎは60×2⁴又は60×2⁵に選べば、
精度上必要十分であり、消費電力の点において
も、又回路素子数においても経済的である。

以上に第２図のブロツク図に関して本発明の構
成を説明してきたが、第２図のカウンタ１８、比
較回路１４、ANDゲート１７、及び信号１６ａ
並びに１６ｂによつて実現される機能は、要する
にＭ個からなるパルス群を毎分Ｎ回出力し、分周
器Ｂ１９に印加することである。このような機能
は第４図のブロツク図に示されるダウンカウンタ
２１、零検出回路２２、ANDゲート１７及び信
号１６ａ並びに１６ｂによつても実現される。以
下に第４図のブロツク図により、本発明のもう一
つの構成について説明する。

入力装置１１、レジスタ１２、表示装置１３、
発振器１５、分周器Ａ１６、分周器Ｂ１９及び発
音装置２０の機能は第２図のブロツク図に示され
た場合と同じであるのでここでは説明を省略す
る。分周器Ａ１６から出力される信号１６ａは毎
分Ｎ個のパルス信号であり、ダウンカウンタ２１
に対しレジスタ１２に数値設定された１分間の信
号発生回数を指定する数値Ｍをプリセツトする。
零検出回路２２はダウンカウンタ２１の内容数値
が０であることを検出し、信号２２ａによつて
ANDゲート１７を制御する。ダウンカウンタ２
１が信号１６ａを受けて、レジスタ１２の内容数
値をセツトされた時、零検出回路２２の出力信号
２２ａは論理値“１”となり、ANDゲート１７
は信号１６ｂを通過させる。ANDゲート１７の
出力信号１７ａはダウンカウンタ２１でダウンカ
ウントされ、やがて該ダウンカウンタ２１の内容
数値は０となり、零検出回路２２の出力信号２２
ａは論理積“０”となつて信号１６ｂの通過を禁
じる。やがて信号１６ａが再び出力されると一連
の動作を繰返し、その都度ANDゲート１７から
は、レジスタ１２に設定された値Ｍに等しい数の
パルス群が出力される。（第３図ホ信号１７ａ）。
このパルス群よりなる信号１７ａは１分間にＭ×
Ｎ個のパルス数を有するから、Ｎ分の１の分周比
を有する分周器Ｂ１９によつて分周されて、１分
間Ｍ個のパルス信号１９ａに変換される。発音装
置２０は前記信号１９ａの１パルス毎に１個の報
知音を発し、毎分Ｍ個のペース信号を生ずる。

以上に本発明によるペースメーカーのブロツク
図について機能の説明を行つてきたが、次に本発
明の具体的実施例について説明する。

第５図は第２図のブロツク図に示した本発明の
方式によるペースメーカーの具体的な実施例を示
す回路図である。以下第５図について詳細な説明
を行う。図面中、F₁〜F₂₆はフリツプフロツプ回
路であり、その各々が２進カウンタである。該フ
リツプフロツプ回路は入力端子ψ及び出力端子Ｑ
並びにを有し、入力端子ψの入力信号が論理値
“１”から論理値“０”に変化する時、出力端子
Ｑ並びにはその論理値を変化させる。なお出力
端子は出力端子Ｑの反転信号である。F₁₂〜F₂₅
のフリツプフロツプ回路はリセツト入力端子Ｒを
有し、この端子に論理他“１”が印加されると出
力端子Ｑ並びには無条件にそれぞれ論理値
“０”並びに“１”となる。DF₁〜DF₄はデータ
タイプのフリツプフロツプ回路であり、入力端子
Ｄ、及び出力端子Ｑ並びにを有する。該デー
タタイプフリツプフロツプは入力端子の入力信
号が論理値“１”から論理値“０”に変化した
時、入力端子Ｄに印加されていた信号の論理値を
出力端子Ｑに移す。なお出力端子は出力端子Ｑ
の反転信号である。

NA₁〜NA₁₄はNANDゲートであり、A₁〜A₆は
ANDゲートであり、OR₁〜OR₃はORゲートであ
り、X₁〜X₁₀はエクスクルーシブORゲートであ
り、1₁〜1₅はインバータであり、NRはNORゲー
トである。発振器１５は水晶発振回路であり、
32768Hzの矩形波信号を出力する。点線で示され
たブロツク１６は分周器Ａであり、11個のフリツ
プフロツプ回路F₁〜F₁₁と３個のNANDゲート
NA₁，NA₂及びNA₃とインバータ1₁とから構成さ
れ前記発振器１５の出力信号を分周する。該分周
器Ａ１６からは、フリツプフロツプF₁₁のＱ出力
をNANDゲートNA₁，NA₂，NA₃及びインバータ
1₁よりなるインパルスフオーマー回路で負のイン
パルス化した16Hzの信号１６ａと、F₃のＱ出力
で4096Hzの信号１６ｂとが出力されている。信号
１６ａはNANDゲートNA₄を介してカウンタ１８
のリセツト信号として動作する一方入力装置１１
の同期信号として動作する。又信号１６ｂは第２
図及び第４図のANDゲート１７として作用する
ゲートA₆を介して、カウンタ１８及び分周器Ｂ
１９の入力信号となる一方、レジスタとして作用
するアツプダウンカウンタ回路１２の同期信号
と、発音装置２０の音響周波数を決定する信号と
して使用されている。

入力装置１１は３個のスイツチSA，S₂，S₃，
該スイツチの各々に設けられたプルダウン抵抗
R₁，R₂，R₃，４個のデータタイプフリプフロツ
プDF₁，DF₂，DF₃，DF₄，ORゲートOF₁，AND
ゲートA₁，A₂，A₃，NORゲートNR、及びフリ
プフロツプF₂₆とから構成されている。スイツチ
が全部開いている時、データタイプフリツプフロ
ツプDF₁，DF₂及びDF₃のＤ入力はプルダウン抵
抗R₁，R₂及びR₃によつて論理値“０”に保たれ
ている。このためデータタイプフリツプフロツプ
DF₁，DF₂及びDF₃のＱの出力は全て論理値
“０”であり、ORゲートOR₁の出力すなわちデー
タタイプフリツプフロツプDF₄のＤ入力も論理値
“０”である。この時刻データタイプフリツプフ
ロプDF₄の出力は論理値“１”であるが、前記
データタイプフリツプフロプDF₁，DF₂及びDF₃
のＱ出力が論理値“０”であるため、その各１個
を入力とした３個のANDゲートA₁，A₂及びA₃の
出力は論理値“０”である。スイツチS₁が閉じら
れるとデータタイプフリツプフロプDF₁のＤ端子
には電源電圧すなわち論理値“１”が印加され
る。この後、信号１６ａの立下がりでデータタイ
プフリツプフロツプDF₁のＱ出力は論理値“１”
に変化し、ANDゲートA₁の２個の入力は共に論
理値“１”となり、該ゲートA₁の出力を又論理
値“１”となる。一方ORゲートOR₁の出力すな
ちデータタイプフリツプフロツプDF₄のＤ入力も
論理値“１”となるから、その更に後、信号１６
ａの立上がりすなわちNORゲートNRの出力が立
下がりでデータタイプフリツプフロツプDF₄の出
力は論理値“０”に変化し、ANDゲートA₁の
出力も又論理値“０”に戻る。すなわちスイツチ
S₁を１回閉じることにより、ANDゲートA₁に信
号１６ａと等しい幅の正のインバルスが１個発生
することになる。スイツチS₁を開く場合はデータ
タイプフリツプフロツプDF₄の出力が論理値
“０”の状態でデータタイプフリツプフロツプ
DF₁のＱ出力が論理値“１”から“０”へ変化す
るからANDゲートA₁の出力は何ら変化しない。
スイツチS₂及びS₃に関してもスイツチS₁と同じ回
路構成を有しており、同じ動作をし、スイツチS₂
を１回閉じるとANDゲートA₂が１個の正のイン
パルスを発生し、スイツチS₃を１回閉じると
ANDゲートA₃が１個の正のインパルスを発生す
る。ANDゲートA₁の出力はフリツプフロツプF₂₆
の入力に入つており、スイツチS₁が１回閉じら
れる毎に、フリツプフロツプF₂₆のＱ出力を反転
させる。この信号（ST）はペースメーカーの動
作を開始したり、停止したりする為の制御を行
う。

信号（ST）が論理値“０”である時、NAND
ゲートNA₄及びNA₅の出力は共に論理値“１”と
なりそれぞれカウンタ１８８及び分周器Ｂ１９を
リセツト状態に保つ。またANDゲートA₅の出力
は論理値“０”となつて発音装置２０は報知音を
発生しない。信号（ST）が論理値“１”である
時、NANDゲートNA₄は開放され、信号１６ａを
通過し、分周器Ｂ１９及び発音装置２０に対して
も、その本来の動作を防げる働きをしない。すな
わちペースメーカーは動作状態にある。以下の説
明においてはペースメーカーは動作状態にあるも
のとする。入力装置１１の出力信号としては前記
信号（ST）の他、スイツチS₂を閉じることによ
り発生するインパルス信号（UP）及びスイツチ
S₃を閉じることにより発生するインパルス信号
（DO）が有り、それぞれはレジスタとして機能を
有るアツプダウンカウンタ入力信号及びダウンカ
ウント入力信号及びダウンカウント入力信号とし
て動作する。

アツプダウンカウンタ１２は４進アツプダウン
カウンタ１２ａと２個の10進アツプダウンカウン
タ１２ｂ及び１２ｃと６ケのNANDゲートNA₉，
NA₁₀，NA₁₁，NA₁₂，NA₁₃及びNA₁₄と３個のイ
ンバータI₂，I₃及びI₄とORゲートOR₂とから構成
されている。４進アツプダウンカウンタ１２Ａ
は、ペースメーカーが一分間に発する信号音の数
を示す数値Ｍの百位の数を気憶し、10進アツプダ
ウンカウンタ１２Ｂ及び１２Ｃはそれぞれ該数値
Ｍの十位及び一位の数を記憶する。前記三桁のア
ツプダウンカウンタはそれぞれアツプカウント入
力端子Ｕ、ダウンカウント入力端子Ｄ、桁上げ出
力端子Ｃ、桁下げ出力端子Ｂ、カウンタの各桁を
数値０に設定する入力端子Ｒを有する。又４進ア
ツプダウンカウンタ１２ａでは、カウンタに３以
下の任意の数値を設定するためのデータ入力端子
及びと、その動作の制御入力端子Ｐと、カウ
ンタの内容数値を２進法で示すデータ出力端子
O₁及びO₂を有する。10進アプダウンカウンタ１
２ａ及び１２ｃでは、カウンタに９以下の任意の
数値を設定するためのデータ入力端子及び
と、その動作の制御入力端子Ｐと、カウンタの
内容数値を２進法で示すデータ出力端子O₁，
O₂，O₄及びO₈を有する。入力装置１１のスイツ
チS₂を押した時発生する信号UP及びスイツチS₃
を押した時発生する信号DOはそれぞれアツプダ
ウンカウンタ１２ｃの入力端子Ｕ及び入力端子Ｄ
に接続され、該カウンタ１２ｃの桁上げ出力端子
Ｃ及び桁下げ出力端子Ｂはそれぞれ次桁のアツプ
ダウンカウンタ１２ｂの入力端子Ｕ及び入力端子
Ｄに接続され、該カウンタ１２ｂの桁上げ出力端
子Ｃ及び桁下げ出力端子Ｂはそれぞれ次桁の４進
アツプダウンカウンタ１２ａの入力端子Ｕ及び入
力端子Ｄに接続されている。またORゲートOR₂
とNANDゲートNA₉からなる回路は、アツプダウ
ンカウンタの内容数値が240以上であることを検
出し、NANDゲートA₁₀とNA₁₁及びインバータI₂
とからなるラツチ回路を介して三桁のアツプダウ
ンカウンタ１２ａ，１２ｂ及び１２ｃのリセツト
端子Ｒに信号を印加し、該三桁のカウンタを全て
数値０にする。またNANDゲートNA₁₂は該三桁
のカウンタが全て数値０である時に、ダウンカウ
ント信号DOが発生したことを検出し、NANDゲ
ートNA₁₃及びNA₁₄、インバータI₃及びI₄とからな
るラツチ回路を介して前記三桁のアツプダウンカ
ウンタ１２ａ，１２ｂ及び１２ｃの入力端子Ｐに
プリセツト信号を印加して、該三桁のカウンタに
それぞれ数値２，３、及び９を設定する。この数
値は各々のカウンタのデータ入力端子及び
にそれぞれ重み１，２，４及び８を有した２進
数情報として与えられている。一方インバータI₃
の出力信号は入力装置１１のNORゲートNRに印
加され、信号DOの立下がりを早めるように作用
して前記プリセツト信号の立下がりと、信号DO
の立下がりがレーシング関係になるのを防いでい
る。

このような構成を有するアツプダウンカウンタ
１２は、信号UPのインパルスの立下がりにアツ
プカウントし、信号DOのインバルスの立下がり
にダウンカウントする。その最大計数値は239で
あり、それを越してアツプカウントをすると計数
値は０に戻つてアツプカウントを継続する。また
数値が０の時にダウンカウントをすると計数値は
239になつてダウンカウントを継続する。このよ
うに最大数値を239とした利点は、数値が240以上
であることが比較的検出しやすいこと、ペースメ
ーカーの設定数値として実用上問題がないこと、
及びその数値が256以下であり、信号１６ａと信
号１６ｂの前述した関係を満足していることであ
る。

レジスタとして使用されるアツプダウンカウン
タ１２からはその内容数値を示す２進化10進数の
信号が出力され、表示装置１３と比較回路１４に
導びかれている。すなわちアプダウンカウンタ１
２ａの出力O₁及びO₂は表示装置１３の百位桁の
デコーダドライバー回路１３ａに接続され、アツ
プダウンカウンタ１２ｂ，１２ｃの出力O₁，
O₂，O₃及びO₃はそれぞれ、十位桁、１位桁のデ
コーダドライバー回路１３ｂ，１３ｃに接続され
ている。該デコーダドライバー回路１３ａ，１３
ｂ及び１３ｃの出力は液晶表示装置や発光ダイオ
ードのような電気光学的表示装置１３ｄに印加さ
れ、アツプダウンカウンタ１２の内容数値を目視
確認できるようにしている。一方ORゲートOR₃
と10個のエクスクルーシブORゲートX₁，X₂，
X₃，X₄，X₅，X_×，X₆，X₇，X₈，X₉及びX₁₀とか
らなる比較回路１４において、前記アツプダウン
カウンタ１２の10個の出力は各々１個のエクスク
ルーシブORゲートの一方の入力となつており、
カウンタ１８の対応する出力と理論値の比較をさ
れる。全てのエクスクルーシブORゲートの出力
が論理値“０”であるとき、すなわちアツプダウ
ンカウンタ１２とカウンタ１８の内容数値が完全
に一致したときは、ORゲートOR₃の出力は論理
値“０”となる。

カウンタ１８は百位を計数する４進カウンタ１
８ａと十位及び１位を計数する10進カウンタ１８
ｂ及び１８ｃとから構成されている。各桁のカウ
ンタはカウント入力端子Ｕを有すると共に10進カ
ウンタ１８ｂ及び１８ｃは桁上げ出力端子Ｃと、
内容数値を２進法で示すデータ出力端子O₁，
O₂，O₄及びO₈を有し、４進カウンタ１８ａは内
容数値を２進法で示すデータ出力端子O₁及びO₂
を有する。ANDゲート１７の出力はカウンタ１
２ｃのカウント入力端子Ｕに接続され、該カウン
タ１２ｃの桁上げ出力端子Ｃは次桁のカウンタ１
８ｂのカウント入力端子Ｕに接続され、該カウン
タ１８ｂの桁上げ出力端子Ｃは次桁のカウンタ１
８ａのカウント入力端子Ｕに接続されている。カ
ウンタ１８はANDゲート１７の出力信号である
パルスの立下がりを計数し全体で０から399まで
の計数が可能となつている。この計数範囲はアツ
プダウンカウンタ１２の計数範囲が０から239で
あることに関係するが、必要十分な範囲である。
カウンタ１８からはその内容数値を示す２進化十
進数の信号が出力され、比較路１４に導かれ、該
比較回路１４を構成する10ケのエクスクルーシブ
ORゲートの一方の入力として、他方の入力とし
てのアツプダウンカウンタ１２の対応する出力と
論理値の比較をされる。

ANDゲート１７の出力は、他方で分周器Ｂ１
９の入力ともなつている。該分周器Ｂ１９は10個
のフリツプフロツプF₁₆，F₁₇，F₁₈，F₁₉，F₂₀，
F₂₁，F₂₂，F₂₃，F₂₄及びF₂₅と４個のNANDゲー
トNA₅，NA₆，NA₇及びNA₈とインバータI₅とか
らなつており、分周比は960である。この分周比
は、F₁₆〜F₂₁によつて構成される回路の分周比69
と、フリツプフロツプF₂₂〜F₂₅、NANDゲート
NA₅〜NA₈及びインバータI₅からなる15進カウン
タの分周比１の積で与えられている。故に該15進
カウンタが１回転する毎に、すなわちNANDゲー
トNA₅が、フリツプフロツプF₂₂，F₂₃，F₂₄及び
F₂₅のＱ出力が全部論理値“１”であることを検
出する毎に分周器１９は信号１９ａを出力するよ
うに構成されている。

発音装置２０は３個のフリツプフロツプF₁₂，
F₁₃及びF₁₄とANDゲートA₄とからなるタイマー
回路を有する。該タイマー回路はペースメーカー
の報知音の継続時間を規定するために動作するも
のである。信号１９ａを受けて、３個のフリツプ
フロツプF₁₂，F₁₃及びF₁₄からなるカウンタはリ
セツトさる。これによりフリツプフロツプF₁₄の
Ｑ出力が論理値“１”となるからANDゲートA₄
が開き、分周器Ａ１６の中間段のフリツプフロツ
プF₈のＱ出力すなわち128Hzの信号は前記３ケの
フリツプフロプF₁₂，F₁₃及びF₁₄よりなるカウン
タで計数され始める。前記128Hzの信号立下がり
を４個数えるとフリツプフロツプF₁₄の出力は
論理値“０”に変化し、ANDゲートA₄を閉じて
それ以上の計数は禁止される。すなわちフリツプ
フロツプF₄の出力は、128分の３秒ない至128
分の４秒間論理値“１”となり、ANDゲートA₅
を開いて4096Hzの周波数を持つ信号１ａを通過さ
せる。ANDゲートA₅の出力はトランジスタTrの
ベースに印加され、該トランジスタはその信号を
電力増幅してブザーBZを駆動する。このように
してブザーBZは信号１９ａが出力される毎に音
響周波数が4096Hzの報知音を発生する。該報知音
の１分間の出力回数が、アツプダウンカウンタ１
２に数値設定された数に等しいことは上述した通
りである。

本実施例ではペースメーカーの設定数値の最大
値を239としたが、ペースメーカーの用途によつ
ては最高ペースが一分間200未満でも十分な場合
がある。このような場合、設定数値の範囲を０か
ら199とすることが可能であり、回路の一層の単
純化を行なうことができる。すなわち、アツプダ
ウンカウンタ１２ａを１個のフリツプフロツプと
することができること。プリセツト又はリセツト
の信号を作るゲート群からなる付加回路を略でき
ること。アツプダウンカウンタ１２ｂ及び１２ｃ
についてもプリセツト機能が不要になること。カ
ウンタ１８ａも又１個のフリツプフロツプとする
ことができること。比較回路１４のエクスクルー
シブORゲートX₁が省略できること。表示装置１
３の構造が簡単にできること等波及効果は大き
い。本実施例ではフリツプフロツプF₂₆の出力信
号STによりカウンタ１８及び分周器Ｂ１９を制
御することでペースメーカーの起動直後から正確
な時間間隔で報知音を発生するようになつてい
る。しかしこの制御をやめて信号STをANDゲー
トA₅の制御のみにすることにより、ペースメー
カー音を１時休止した後、再起動させても位相が
ずれないようにすることができる。

以上に図面に従つて本発明の詳細な説明を行つ
たが、本発明により、体育関係、音楽関係及び産
業関係で広く利用可能なペースメーカーが実現さ
れる。すなわち、デジタル数値により、ペースを
設定することにより高精度なペース指定が可能に
なつたこと。またこのことによりペースの定量化
が極めて容易になつたこと。ペースの定義を１分
間の繰返し動作作回数とした時、その定義通りの
数値をそのまま取り扱えるようにしたため、いち
いち換算を行うわずわらしさがなくなつたこと。
ペース信号の周期を決定する上で、デジタル計算
器を必要としないので、回路構成が簡単となつた
上、全てスタテイツクロジツクで構成することが
可能であるため、消費電力が節約できること。ペ
ースを決定する数値を入力する方法が、２個のス
イツチ操作のみで可能であるばかりか、ペースメ
ーカーの動作中にそのペースを除々に変更できる
ようにしたこと。報知音や光のような知覚的信号
発生手段を動作させたり、停止させたりするスイ
ツチを設けたことにより、消費電力を節約できる
ようにしたこと。低電力で動作する上、数値を入
力手段が簡単で小型化でき、回路の主要部がデジ
タル論理素子によつて構成されているために集積
回路化が容易であるので、小型軽量化が可能であ
ること等、優れた特徴を数多く有したペースメー
カーが実現される。

またこのようにして実現されるペースメーカー
は水晶発振式電子腕時計の付加機能として使用で
きる。第５図の回路図を例にとつてその利点を説
明する。第５図において発振器１５及び分周器Ａ
１６はそのまま時計の時間基準回路と共用でき
る。またレジスタとしてのアツプダウンカウンタ
１２に設定された数値を目視確認するための表示
装置１３は、時刻表示のために設けられた液晶表
示装置等を利用することができる。この時、該表
示装置に入力する数値情報を、前記アツプダウン
カウンタ又は時計の計時回路のいずれかに選択す
るための切換え手段が必要となる。入力手段１１
としては、時計の時刻修正のため又は表示の切換
えのため又は照明のため等に使用されるスイツチ
を一定条件のもとでペースメーカー用入力手段と
して使用したり、ペースメーカーの制御手段とし
て使用することができる。時計装置の一部として
目覚し機能が存在する場合、ペースメーカーで使
用される発音装置２０のうち、ブザーBZやトラ
ンジスタTr等かなりの部分を目覚し用発音装置
を共用することが可能である。

また第５図の回路図のうち、スイツチS₁，S₂及
びS₃、電気光学的表示部１３ｄ、発音装置のトラ
ンジスタTr、ブザーBZ、及び発振器１５の一部
以外は全てＣ―MOSの集積回路化することが可
能である。また該集積回路の大部分はデジタル素
子で構成されており特別の特性上の問題を有さな
いため、時計装置の主要部分を構成する集積回路
と同一チツプで実現できる。腕時計にペースメー
カーを付加すると、長距離競走の練習のような場
合にペースメーカーの携帯が大変に容易になる
上、距離走の所要時間との関連づけも可能とな
り、その相乗効果は非常に大きいものとなる。

【図面の簡単な説明】

第１図は計算装置を内蔵した従来のペースメー
カーの１例を示すブロツク図、第２図及び第４図
は本発明のペースメーカーの構成を示すブロツク
図、第３図イ，ロ，ハ，ニ，ホは、第２図又は第
４図のブロツク図の動作を説明するためのタイミ
ング波形図、第５図は本発明によりなるペースメ
ーカーの具体的実施例を示す回路図である。 １１…入力装置、１２…レジスタ、１３…表示
装置、１４…比較回路、１５…発振回路、１６，
１９…分周回路、１７…ANDゲート、１８…カ
ウンタ、２０…発音装置、２１…ダウンカウン
タ、２２…零検出回路。

Claims (1)

【特許請求の範囲】
1. １ 基準発振器、知覚的信号発生手段を備え、外
   部より設定されたペース値に従つて知覚信号を発
   生するペースメーカーに於いて、外部より設定さ
   れた単位時間当りのペース値Ｍを記憶するペース
   記憶手段、前記ペース値Ｍに従つて１動作毎にＭ
   個のパルスを発生するパルス発生手段、前記単位
   時間をＮ等分したＮ個の動作信号を発生する動作
   信号発生手段及び１／Ｎ分周回路より構成され、
   前記動作信号毎にパルス発生手段が出力するパル
   ス列信号を１／Ｎ分周回路にて分周することによ
   りペース信号を作成することを特徴とするペース
   メーカー。