JPS6149248A - パタ−ンの高速書込方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は文字やイメージ等のパターンデータを格納する
ビットマツプメモリに対するパターンの書込み方式に係
り、特に該ビットマツプメモリに書込開始アドレスと書
込終了アドレスの如何に拘わらず、前記パターンデータ
を高速に書込むことを可能とするパターンの高速書込方
式に関する。

各種情報処理装置の普及に伴い、文字発生回路から送出
される文字パターンや上位装置から与えられるイメージ
パターン等をビットマツプメモリに格納し、これを読出
して表示したり、印刷したりする情報出力装置が使用さ
れている。

これらの情報出力装置は通常計算機システムに接続され
て使用されるため、システム全体の処理効率を高める上
から、個々の情報出力装置のデータ処理効率の向上が常
に求められている。

〔従来の技術〕

文字パターンやイメージパターン等のパターンデータを
表示したり、印刷したりする情報出力装置は文字発生回
路が発生する文字パターンや上位装置から与えられるイ
メージパターンを一旦ビットマップメモリに格納してか
ら処理してし）る。

このビットマツプメモリにパターンデータを格納する場
合、従来は装置の１クロ・ツクサイクルに１ドツトのデ
ータしか書込めず、複数ド・ノドを同時に書込むことは
出来なかった。これは取り扱うデータがビットマツプメ
モリ上の任意のアドレスに任意の形状で書込まれる必要
があるため、１ドツトずつＸ方向とＹ方向のアドレスを
指示する必要があるからである。

しかしこれではデータ処理効率が悪いため、ビットマツ
プメモリが２１個の記憶素子群で構成され、書込むデー
タが、該記憶素子群毎に区切るビットマツプメモリの境
界と合致しており、該記憶素子群を同時にイネーブルと
して書込むことが可能な切れ口を持つ場合、例えばｎ＝
２即ち４個の記憶素子で構成され、各記憶素子をＡ、Ｂ
、Ｃ。

Ｄとすると、データをＡから書始めてＢ、Ｃ，Ｄと書込
んで終了するようなもので、Ｂから書始めるとか、Ｃで
終了するような構成のデータではないという条件の場合
、２Ｔ１ビツト毎に書込む高速書込方式が特願昭５８−
１４７７８４号により提案されている。

第５図は上記提案に基づく高速書込回路のブロック図で
ある。

入力からパターンレジスタ１にイメージパターンが、カ
ウンタ制御回路４にコマンドが上位装置から夫々送られ
て来る。カウンタ制御回路４は前記コマンドで起動し、
データの長さを示すレングスカウンタ６の初期値と、ビ
ットマツプメモリ３のデータを書込む最初のアドレスを
示すアドレスカウンタ５の初期値とから、ビ・イトマツ
プメモリ３に書込むデータの切れ目を計算する。

カウンタ制御回路４は上記計算結果を用いて、各記憶素
子を同時にイネーブルすることが可能な前記条件と比較
し、高速書込みが可能か否かを判断する。

パターンレジスタ１はカウンタ制御回路４の制御に基づ
き、データ選択回路２にビットマツプメモリ３に書込む
データを送出する。カウンタ制御回路４は高速書込可能
と判断すると、データ選択回路２をｌ１ｉＩＩ御して１
クロツクサイクルに記憶素子の個数と同数の複数ビット
、例えばｎ＝２の場合４ビ、トずつ書込むデータをビッ
トマツプメモリ３に送出させる。

又カウンタ制御回路４はアドレスカウンタ５を制御して
、ビットマツプメモリ３のデータ書込みアドレスの下位
ｎビットを除く上位アドレスをビットマツプメモリ３に
送出する。同時にアドレスカウンタ５は書込制御回路７
に前記下位ｎビ・ノドを送出し、書込制御回路７はカウ
ンタ制御回路４の制御により、ビットマツプメモリ３に
該下位ｎビットを送出し、ビットマツプメモリ３の２”
ｆ［ｌｉｌの記憶素子を同時にイネーブルとする。

カウンタ制御回路４はレングスカウンタ６から書込終了
を示すキャリー信号が送出され、Ｘ方向−列分のデータ
書込みが完了したことを検出すると、初期状態に戻り次
のコマンドを待つ。

上記の如く動作する為、第５図の回路は書込みデータの
切れ目が丁度ビットマツプメモリ３の前記境界と合致し
た特定の条件の時、高速にイメージパターンをビットマ
ツプメモリ３に書込むことが出来る。

〔発明が解決しようとする問題点〕

上記の如〈従来はパターンをビットマツプメモリに書込
む時、１ビツトずつか、特定の条件を満たす場合のみ高
速で書込むことが可能となるだけであるため、情報出力
装置のデータ処理効率が低いという問題がある。

〔問題点を解決するための手段〕

上記問題点は、ビットマツプメモリが２Ｍ個の記憶素子
で構成される場合、該２Ｔ１個の記憶素子群毎に区切ら
れるビットマツプメモリの境界を検出し、該ビットマツ
プメモリに書込む１ライン分のデータ長と書込み開始ア
ドレスとから、最初の前記メモリ境界迄の書込みビット
数と最後の前記メモリ境界からの書込みビット数と２ｍ
個毎に書込可能なビット数とを演算する手段を設け、２
１個毎に書込可能なビットは２Ｍ個の記憶素子を同時に
イネーブルとして書込み、前記最初のメモリ境界迄のビ
ットと最後のメモリ境界から後のビットとは対応する記
憶素子を同時にイネーブルとして書込むようにした、本
発明によるパターンの高速書込方式によって解決される
。

〔作用］ 即ぢレングスカウンタとアドレスカウンタの初期値を用
いて、ビットマツプメモリに書込むデータの範囲と、記
憶素子群毎に区切られる境界との関係位置を演算し、そ
の演算結果に基づき状態を変化させ、書込制御回路を制
御して２Ｔ１個の記憶素子を任意にイネーブルとしてデ
ータを書込むものである。

叩ちｚＴ１以下のビット数で境界に跨らぬデータ、境界
に跨るか接するデータ、２Ｍ以上のビット数で複数の境
界に跨って連続するデータ、最終の２１倍の境界以後の
データとに該当する状態に応じて、記憶素子をイネーブ
ルとするもので、１クロツクサイクルに単数、複数又は
２Ｍ個のビット数でデータの書込みを可能とする。

〔実施例〕

第１図は本発明の一実施例を示す回路のブロック図で、
第５図と同一機能の部分は同一符号で表す。

上位装置から入力を経てパターンレジスタ１にイメージ
パターンが、状態制御回路８にはコマンドが夫々入る。

状態制御回路８は該コマンドにより起動し、パターンレ
ジスタｌに格納されたイメージパターンの状態を調べる
。即ちレングスカウンタ６の初期値とアドレスカウンタ
５の初期値を読取り、ビットマツプメモリ３の書込開始
アドレスとデータの長さから書込終了アドレスを計算し
、ビットマツプメモリ３の記憶素子が区切る境界との関
係を計算する。

第２図は状態制御回路８の動作原理を説明する図で、第
３図は状態制御回路８のフローチャートで、第４図は第
３図フローチャートの各状態を説明する図である。

第２図において例えば書込みパターンが、Ｅ点からＦ点
迄の任意の長さを持つものとする。この長さをＬとする
。この時のビットマツプメモリ３の記憶素子の数を例え
ばｎ−２即ち４とし、点線に示す位置で区切られている
ものとする。

ここで記憶素子をＡ、Ｂ、Ｃ，Ｄとし、この順に規則正
しく並べられているものとすると、この場合デー７８点
は記憶素子Ｃに書込まれ、続いて次の点はＤに、それか
らはＡ、Ｂ、Ｃ，Ｄと順次１ビツトづつ書込まれて、最
後のデータＥ点はＢに書込まれて終了することとなる。

ここで最初の記憶素子Ａが出現する位置をＧとすると２
２の最初の倍数となる点であり、最後の記憶素子りが出
現する位置をＨとすると２２の最後の倍数となる点であ
る。そしてＧからＦ迄の長さをＬ”　とする。

ここでＥ点を２２ｘａ＋ｔ）とし、ここから長さＬ＝２
”　Ｘｊ？＋ｍのパターンを書込むものとする。

但しａ、ｌ≧０、Ｏ≦ｂ≦（２”　−１）　、０≦ｍ≦
（２２−１）である、又０点は２”Ｘ（ａ＋１）、Ｈ点
は２”　　（ａ＋１）＋２”　Ｘｐ、Ｅ点ばＥ＋Ｌ＝２
”　Ｘ　（ａ＋Ｊ）＋ｂ＋ｍで表すことが出来る。但し Ｌ’　＝Ｌ−（４−ｂ）＝２２ｘｐ＋Ｑ−■式％式％） この０式を計算してＬｏの正負の符号とｐ及びｑが０か
どうかを求め、その結果を用いて第３図のフローチャー
トの如く動作する。

まずＬｏがＯより小さいかどうかを調べる。小さければ
第４図＋ｄ）に示す状？ｄに移行する。この状態は書込
むパターンの長さが３ビツト以下で第２図のＧ点迄達し
ない範囲でデータの書込みが完了する場合である。

状態ｄではアドレスカウンタ５からビットマツプメモリ
３に送出されるアドレスの下位２ビツトのｂとデータ長
の下位２ビツトのｍを夫々ｂｏ。

ｂｌ　、　ｍｏ、ｍＩとして表すと、ｂｏ、ｂｌ、ｍＯ
が“０”でｍｌが“１”の時、記憶素子Ａのみイネーブ
ルとし、ビットマツプメモリ３にデータ選択回路２が送
出する１ビツトのデータを書込む。

同様にｂｏ、ｍｏが“１”でｂｌ、ｍｌが“Ｏ”の時、
記憶素子Ｂのみイネーブルとし、ビットマツプメモリ３
に１ビツトのデータを書込み、ｂ１　、　ｍ　Ｏが“１
″でｂｏ、ｍｌが“０”の時、記↑意素子Ｃのみイネー
フ゛ルとし、１ビツトのデータを書込み、ｂｌ、ｂｏ、
ｍｏが共に“１”でｍｌが“０”の時、記憶素子りのみ
イネーブルとし、ビットマツプメモリ３に１ビツトのデ
ータを書込む。

又ｂｏ、Ｊ　、ｍｏが“０”でｍｌが１″の時、記憶素
子Ａ及びＢをイネーブルとし、ビットマツプメモリ３に
２ビツトのデータを書込み、ｂｌ、ｍＯが“０”でｂｏ
、ｍｌが“１“の時、記憶素子Ｂ及びＣをイネーブルと
し、２ビツトのデータを書込む。

更にｂｌ　、　　ｂ　Ｏ，ｒｎｏが“０”でｍｌが“１
”の時、記憶素子Ａ、Ｂ及びＣをイネーブルとし、ビッ
トマツプメモリ３に３ビツトのデータを書込み初期状態
に戻る。

Ｌ゛が０より大きければ第４図ｔａ＋に示す状態ａに移
行する。この状態は第２図のデータ書始めのＥ点から２
２の最初の倍数０点の前進のデータを書込む場合である
。

状態ａではアドレスカウンタ５からビットマツプメモリ
３に送出される下位２ビツトのｂをｂｏ。

ｂｌで表すと、ｂｌ、ｂｏが“０”の時、記憶素子Ａ、
Ｂ、Ｃ，Ｄをイネーブルとし、データ選択回路２が送出
する４ビツトのデータをビットマツプメモリ３に書込む
。

同様にす、が“０”でｂｏが“１”の時、記憶素子Ｂ、
Ｃ，Ｄをイネーブルとし、３ビツトのデータをビットマ
ツプメモリ３に書込み、ｂ、が“１”でｂＯが“０”の
時、記憶素子Ｃ，Ｄをイネーブルとし、２ビツトのデー
タを書込み、ｂｌ。

ｂＯが共に“１”の時、記憶素子りをイネーブルとし、
１ビツトのデータを書込んで、次にｐが０かどうかを調
べる。

ｐがＯであるとｑ　７！ｌ＜　ｏかどうか調べ、ｑもＯ
であれば書込みデータはこれで終了と判断し、初期状態
に戻る。

ｐが０でなければ第２図ｆｂ）に示す状＋ａ　ｂに移行
する。この状態は書込むデータが４ビツト連続している
ことを示し、レングスカウンタ６がキャリー信号を送出
するまで４ビツトづつデータの店込みを繰り返し、キャ
リー信号が送出されると第４図（Ｃ１に示す状態Ｃに移
行する。

状態Ｃは第２図の最後の切れ目Ｈ点より後のデータを書
込むものである。状態制御回路８で計算されたＬ゛の下
位２ビツトのｑをｑＯ，ｑＩで表ずと、（１０，Ｑｌが
共に０の時、書込みデータは無いことを意味し、記憶素
子は総てイネーブルとはならず、ビットマツプメモリ３
にはデータの書込みが行われない。

ｑＩが“０”でｑｏが“１”の時、記憶素子Ａのみイネ
ーブルとしてデータ選択回路２の送出する１ビツトのデ
ータをビットマツプメモリ３に書込み、同様にＱｌが“
１”でｑＯが“０″の時、記↑、α素子Ａ、Ｂをイネー
ブルとして２ピッ１−のデータを書込み、（η，ｑＯが
共に“１”の時、記憶素子Ａ、Ｂ、Ｃをイネーブルとし
て３ビツトのデータを書込んで初期状態に戻る。

ｐが０でｑが０でない場合は、状９（に移行し、上記同
様に処理して初期状態に戻る。　状態制御回路８の演算
回路は情報出力装置に備わるベクトル発生回路等の演算
回路と共用が可能であり、経済的に回路を構成すること
が出来る。又パターンレジスタ１の代わりに文字発生回
路を使用しても本発明を適用出来る。

〔発明の効果〕

以上説明した如く、本発明はイメージパターンをビット
マツプメモリに書込む時、記憶素子の数により定まる記
憶領域の境界毎には１クロツクサイクル毎に２Ｔ１ビツ
トでデータを書込み、それ以外の領域も１クロツクザイ
クルで対象となるビットを一度に書込むことが出来るた
め、高速にパターンの書込を実施し得る。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路のブロック図、 第２図は状態制御回路８の動作原理を説明する図、第３
図は状態制御回路８のフローチャート、第４図は第３図
フローチャートの各状態を説明する図、 第５図は従来の高速書込回路のブロック図である。 図において １はパターンレジスタ、 ２ばデータ選択回路、 ・　３はビットマツプメモリ、 ４はカウンタ制御回路、 ５はアドレスカウンタ、 ６はレングスカウンタ、 ７は書込制御回路、 ８は状態制御回路である。 篠２　口 芥　３　図 寮　４０ （Ａ）

Claims (1)

【特許請求の範囲】
1. ビットマップメモリにパターンデータを書込む装置にお
   いて、前記ビットマップメモリが２＾η個の記憶素子で
   構成される場合、該２＾η個の記憶素子群毎に区切られ
   るビットマップメモリの境界を検出し、該ビットマップ
   メモリに書込む１ライン分のデータ長と書込み開始アド
   レスとから、最初の前記メモリ境界迄の書込みビット数
   と最後の前記メモリ境界からの書込みビット数と２＾η
   個毎に書込可能なビット数とを演算する手段を設け、２
   ＾η個毎に書込可能なビットは２＾η個の記憶素子を同
   時にイネーブルとして書込み、前記最初のメモリ境界迄
   のビットと最後のメモリ境界から後のビットとは対応す
   る記憶素子を同時にイネーブルとして書込むことを特徴
   とするパターンの高速書込方式。