JPS6149268A - 共用メモリアクセス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、共用メモリとそれをアクセス制御するマル
チプロセッサとの間に置かれた制御装置による共用メモ
リアクセス方式に関するものである。

〔従来技術〕

従来、マルチプロセッサシステムのためのメモリアクセ
ス方式としては、個々のプロセッサとメモリ、制御装置
との間で、アクセス要求およびアクセス応答というコ個
の制御信号を用いて相互の動作を確認し合う、いわゆる
ハンドシエイタ方式によるものが知られている。こ−で
、従来のこの種の共用メモリアクセス方式を第１図およ
び第二図に基づいて説明する。第１図はこの従来方式に
おいてプロセッサ、メモリ等の接続関係を示すブロック
図であり、第二図はそのアクセス動作を説明するだめの
タイミングチャート図である。

これらの第１図および第二図において、（１）は＃ｌプ
ロセッサ、（コ）は＃ユプロセッサ、（、？）はこれら
の＃１．＃コプロセッサ（１）、（コ）からアクセスさ
れる共用メモリ、（りはこれらの＄／、＄２プロセッサ
ＣＩ）、Ｃ２）からのアクセス要求の競合を（７）はメ
モリバスな選択、接続する選択回路であり、これらの競
合処理回路（６）および選択回路（り）によって前記制
御回路（りが構成される。また、Ｈｉ、、Ｒ２は＃１．
＃コプロセッサ（１）、（２）がそれぞれに発するアク
セス要求、Ａ／、Ａ、２は制御装置　（’Ｉ）が＃１．
＃ユプロセツサ（１）、（コンのそれぞれに対して発す
るアクセス応答、ＭＢ、ＭＢ／、ＭＢユはアドレス、デ
ータなどが転送されるメモリバスで、ＭＢを共用メモリ
バス、ＭＢ／　、ＭＢコ　をそれぞれ＃１．＃コプロセ
ッサ（１）、（コ）に対する個別メモリバスと呼ぶ。Ｂ
Ｓは共用メモリバス（ＭＢ）の使用権を得るプロセッサ
を示すバス選択信号、ＣＣ／　、　Ｃｔｊ　、　ＣＣ３
、ＣＣ４’は、＃１．＃コプロセッサ（１）　、　（コ
）のいずれかのｌクロック周期であり、メモリアクセス
に関するものである。

次に動作について説明する。＃１．＃コプロセッサＣＩ
）、Ｃ２）はクロック発振器（，５−）から供給される
クロックＯＫに同期して動作している。今、＃ｌプロセ
ッサ（１）が共用メモリ（３）に記憶されているデータ
を処理するために、クロック周期ＣＣ／でアクセス要求
Ｒ／を発したとする。Ｒ／を受けた制御装置（りは、バ
ス選択信号ＢＳを＃ｌプロセッサ（１）のメモリバスＭ
Ｂ／を選択するレベルに設定する。これにより、ＭＢ／
は共通メモリバスＭＢに接続され、＃ｌプロセッサ（１
）と共用メモリ（３）との間のアクセスが可能になる。

同時に、制御装置（弘）はアクセス応答Ａ／を＃ｌプロ
セッサ（１）に送り、アクセスが可能であることを知ら
せる。

一方、アクセス要求Ｒ／を発した＃ｌプロセッサ（１）
は、制御装置（りからのアクセス応答Ａ／を待ち、この
Ａ／を受けた後にメモリバスＭＢ／上のデータを取込み
、アクセス要求Ｒ／をオフにする。

＃ユプロセッサ（コンからのアクセスも、対応するアク
セス要求およびアクセス応答Ｒ２，Ａコにより、クロッ
ク周期ＣＣ２ＶＣおいて示されるようにして同様に行わ
れる。

競合処理回路（６）は、＃ｌ、＃コプロセッサ（１）。

（コ）から同時にアクセス要求を受けたとぎ、選択回路
（７）とともに個別メモリバスＭＢ／　、　ＭＢコを項
番に共用メモリバスＭＢに接続する機能を果たす。

第二図におけるＣＣｊ　、　ＣＣ４’はこのときのクロ
ック周期を示すものであり、ここでは＃ｌプロセッサ（
１）に優先権があるものとされている。最初のクロック
周期ＣＣ，７では、優先権を与えたアクセス要求（この
例ではＲ／）に対して前記と同様の方法でアクセス処理
を行い、他のアクセス要求（この例ではＲ２）は、優先
権を与えたアクセス要求に対する処理が完了するまで待
たされる。そして、前記処理の完了後に次続するりｐツ
ク周期ＣＣ４’において同様にアクセス処理を行う。

複数個のプロセッサによる同一メ七りのアクセスの競合
を許すようなマルチプロセッサシステムでは、このよう
に競合状態によりメモリのアクセスタイムが異なるため
、プロセッサは、アクセス要求を発した後でアクセス応
答をセンスしている必要がある。

このようなアクセス応答のセンスをすることを必要とす
る従来のメ−ｅＩ）アクセス方式は、メモリアクセスを
マイクロプログラムで制御するような構成のプロセッサ
てとっては、極めて都合の悪い方式であった。例えば、
ある１個のマイクロ命令の実行とこれに続く別異のマイ
クロ命令の胱出しとがｌクロック周期で行われるような
パイプライン方式のマイクロプロセッサでは、アクセス
要求を発するマイクロ命令の次に、アクセス応答を条件
とする条件分岐のマイクロ命令を入れ、アクセス応答を
受けるまではこの条件分岐のマイクロ命令自身でループ
し、アクセス応答を受けて始めて次の処理へ進むような
マイクロプログラムを組んで実現しなければならなかっ
た。

〔発明の概要〕

この据明は、上記のような従来のメモリアクセス方式の
欠点を除去するためになされたもので、制御装置にプロ
セッサのりｐツクを制御する機能部を備えることにより
、これ末でプロセッサが行っていたアクセス応答のセン
ス処理を不要とし、プロセッサによる共用メモリのアク
セスを簡単なやり方で実現することができるメモリアク
セス方式を提供することを目的としている。

〔発明の実施例〕

以下、この発明の実施例を第３図および第μ図に基づい
て説明する。第３図はこの発明の実施例においてメモリ
、プロセッサ等の接続関係を示すブロック図であり、第
９図はそのメモリアクセス動作を説明するためのタイミ
ングチャート図である。

これらの第３図および第７図において、（１）は＃ｌプ
ロセッサ、Ｃ２）は＃コプロセッサ、（、？）はひ鯵／
、＃ユフｂ七ヶ（１）、（コ）からアクセス可能な共用
メモリ、（弘）はこの発明の実施例における制御装置、
（５）はメロツク発振器、（６）はアクセス要求の優先
権を決定し、その優先頭位に基づいて後述されるＢＳ、
ＣＧ／、ＣＧ！信号を生成する競合処理回路、（７）は
メモリバスを選択、接続する選択回路、Ｃｇ）はクロッ
ク発振器（５）から受けたクロックのプロセッサへの送
出を制御するゲート回踏であり、これらの競合処理回路
（６）、選択回路（７）およびゲート回路（ｆｆ）によ
って前記制御回路（りが構成される。また、Ｒ／、Ｒ２
は＃１．＃コプロセッサ（υ、（コ）がそれぞれに発す
るアクセス要求、ＣＫはクロック発振器から発するクロ
ック、ＣＫ／、ＣＫユは制御装置（りが＃１．＃コプロ
セッサ（１）、（２）のそれぞれに対して発するクロッ
ク、ＭＢ１ＭＢ／。

ＭＢ：１はアドレス、データなどが転送されるメモリバ
スで、ＭＢを共用メモリバス、ＭＢ／、ＭＢＪをそれぞ
れ＃１．＃ユプロセッサＣＩ）、Ｃ２）に対する個別メ
モリバスと呼ぶ。Ｂｓは共用メモリバスＭＢの使用権を
得るプロセッサを示すバス選択信号、ＣＣ）／　、　Ｃ
Ｃユはそれぞれ、＃ｌ、＃コプロセッサ（１）。

（コ）に対するクロックの送出を制御するクロックゲー
ト信号、ＣＣ／、Ｃ（Ｊ、ＣＣ，７，ＣＣＩＩは＃ｌ、
＃コプロセッサ（１）、（コ）のいずれかの／クロック
周期であり、メモリアクセスに関するものである。

次に動作について説明する。＃１．＃コプロセッサ（１
）、（コ）はそれぞれ制御装置（りから供給されるクロ
ックＣＫ／　、　ＣＫコに同期して動作している。

通常状態では、これらのクロックＣＫ／、ＣＫコはクロ
ック発振器（！ｒ）が供給するクロックＯＫと等価であ
り、ゲート回％　（ｇ）を経由してそのままの波形で＃
ｌ、＃ユプロセツサ（υ、（コ）Ｋ送出されている。

今、＃ｔプロセッサ（１）が共用メモリ（３）に記憶さ
れているデータを処理するため、クロック周期ＣＣ／に
おいてアクセス要求Ｒ／を発したとする。

Ｒ／を受げた制御装置（りは、バス選択信号ＢＳを＃ｌ
プロセッサ（１）の個別メモリバスＭＢ／を選択するレ
ベルに設定する。これにより、＃ｌプロセッサ（１）の
個別メモリバスＭＢ／は共用メモリバスＭＢに接続され
、＃ｌプロセッサ（１）と共用メモリ（３）との間のア
クセスが可能となる。また、競合処理回路（６）は、ゲ
ート回Ｍ　＜ｔ＞へのクロックゲート信号ＣＧｌをゲー
トを開く通常状態に保持し、次に受ける予定のクロック
発振器（５）からのクロックＣＫも、引続き＃／プロセ
ッサ（１）に送り出せるレベルに保持する。一方、アク
セス要求Ｒ／を発した＃ｌプロセッサ（１）は、Ｒ／を
発したクロック周期の終端、即ち次のクロックパルスの
立上りで無条件にメモリバスＭＢ／上のデータを取込み
、前記アクセス要求Ｒ／をオフにする。

＃２プロセッサ（コ）からの単独のアクセスも、対応す
るアクセス要求等１（ｕ、ＢＳ、ＣＫコ、ＣＧｕ　によ
り、クロック周期ＣＣコにおいて示されるようにして同
様に行われる。

以上は、＃ｌ、＃コプロセッサ（、／）　、　＜２）が
別異のクロック周期においてアクセス要求を発したとき
の動作を説明したものである。次いで、アクセス要求が
同時に発せられたときの動作について説明する。

ある一連の処理を実行している＃／プロセッサ（１）と
、これとは別の処理を実行している＃コプロセッサ（コ
）とが、偶然、同時にそれぞれのアクセス要求Ｒ／、Ｒ
，２を発したとする。第９図におけるＣＣ，？はこのと
きのクロック周期である。競合処理口Ｍ　（／；）は双
方のグロセツ？（１）、（λ）からのアクセス要求Ｒ／
、Ｒ２を同時に受けるとそのいずれを優先するかを決定
する。ここではＲ／が優先されているものとする。Ｒ／
　、　Ｒｕを同時に受げた競合処理回路（６月末Ｒ／に
優先権を与え、選択回路（７）に対するバス選択信号Ｂ
Ｓを、＃ｌプロセッサ（１）の個別メモリバスＭＢ／を
共用メモリバスＭＢに接続するレベルに設定する。これ
により、＃ｌプロセッサ（１）と共用メモリ（３）との
間のアクセスが可能となる。また、競合処理回路（６）
は、通常状態ではゲートを開くレベルに設定しているク
ロックゲート信号を、アクセス要求の競合により優先権
を一方のプロセッサに与えたときには、優先権のない他
方のプロセッサに対してはゲートを閉じるレベルに設定
し、次のクロックの供給を停止する。したがって、この
例においては、＃コプロセッサ（コ）へのクロックＣＫ
コを停止するレベルにクロックゲート信号ＣＣ）コを設
定することになる。

＃／プロセッサ（１）はアクセス要求Ｒ／を発した後、
次に続くクロックＣＫ／を通常通りゲート回″ｃ６（ｆ
）から受けることができ、このクロックＣＫ／で無条件
にアクセスデータな取込み、Ｒ／をオフにする。これに
対して、＃コプロセッサ（，２）は、これとは異なり、
アクセス要求Ｒコを発した後、次に続くクロックＣＫ２
を受けることができないため、＃コプロセッサ（２）の
状態は変化せず、Ｒ２はオンの状態に留まる。

クロック周期ＣＣりにおいては、＃ｌプロセッサ（１）
からのアクセス要求Ｒ／がＩフとなっているため、＃コ
プロセッサ（２）が単独でアクセス要求Ｒ２を発してい
るクロック周Ｎｃｃコの場合と同様である。したがって
、制御装置（グ）はクロック周期ＣＣ４’においてはＣ
Ｃ：ｌｃＩ′）場合と同様に、パス選択信号ＢＳを＃２
プロセッサ（コ）の個別メモリバスＭＢコを選択するレ
ベルに設定し、＃コプロセッサ（２）と共用メモリ（３
）の間のアクセスを可能にする。また、一旦閉じるレベ
ルに設定されていたクロックゲート信号Ｃ（）ユを、ク
ロック周期ＣＣ４１においては再び通常状態に戻し、＃
コプロセッサ（コ）に対するクロックＣＫ二の供給を再
開する。

＃コプロセッサ（２）は、アクセス要求Ｒ２を発した後
で始めて受けろこの再開クロックＣＫ２により、無条件
にアクセスデータを取込み、前記アクセス要求Ｒユをオ
フにする。こ〜で、クロック周期ＣＣ，？とＣＣ１／、
とは、＃コプロセッサ（コ〕の側からみれば、時間的に
倍増された単一のクロック周期と等価なものであり、ア
クセス要求Ｒ２を単独に処理するクロック周期ＣＣコの
場合との間に格別な違いはない。

以上の説明で重要なことは、各々のプロセッサはメモリ
へのアクセス要求を発したクロック周期内に所望のアク
セスデータを得ていることであり、従来のこの種の方式
とは異なり、アクセス応答をセンスしている必要がなく
、共用メモリ（３）を、ｌクロック周期に１回のアクセ
スができるプロセッサ専用メモリであるかの如くに扱う
ことができることである。

メモリアクセスをマイクロプログラムで制御するように
されたプロセッサにとっては、このことは、アクセス応
答を条件とする条件分岐のマイクロ命令が不要となり、
アクセス要求を発するマイクロ命令の次にアクセスデー
タな処理するマイクロ命令を直結させるようなマイクロ
プログラムを組むことができることを意味する。したが
って、各々のプロセッサは、従来備えていたアクセス応
答を条件とする条件分岐のための回路およびそのための
マイクロ命令を、プロセッサを構成するハードウェア及
びマイクはプログラムから取除くことができる。

なお、上記実施例では、プロセッサが２台の構成のもの
を示したが、これに限らず、プロセッサが３台以上であ
ってもよい。

〔発明の効果〕

以上のように、この発明によればマルチプロセッサシス
テムの各々のプロセッサに対する共用メモリのアクセス
の競合を、簡単な構造の制御装置で処理できるようにし
たので、マルチプロセッサシステムを安価なものにでき
る効果がある。

【図面の簡単な説明】

第１図は従来の共用メモリアクセス方式のプロセッサ、
メモリ等の接続関係を示すブロック図、第二図は従来方
式のメモリアクセス動作のタイミングチャート図、第３
図はこの発明の実施例によろ共用メモリアクセス方式の
プロセッサ、メモリ等の接続関係を示すブロック図、第
９図はこの発明の実施例方式のメモリアクセス動作のタ
イミングチャート図である。 （１）、（コ）・・＃１．＃コプロセッサ、（３）・・
共用メモリ、（弘）・・制御装置、（５）・・クロック
発振器、（６）・・競合処理回路、（７）・・選択回路
、（、？）・・ゲート回路、Ｒ／、Ｒユ・・アクセス要
求、Ａ／　、Ａｕ・・アクセス応答、ＭＢ・・共用メモ
リバス、ＭＢ／、ＭＢ２・・個別メモリバス、ＢＳ・・
バス選択信号、ＣＧ／、ＣＧコ・φクロックゲート信号
、ＣＫ、ＣＫ／　、ＣＫコ　・・クロック、ＣＣ／　。 ＣＣ２、ＣＣ，，７、ＣＣ４’・・メモリアクセスに関
するクロック周期。 なお、図中、同一符号は同一、又は相幽部分を示す。 第１図 幣２図 Ｓ

Claims (1)

【特許請求の範囲】
1. 複数個のプロセッサと、共用メモリと、両者間に介在す
   る制御装置とから成るマルチプロセッサシステムの共用
   メモリアクセス方式において、上記制御装置には選択回
   路と競合処理回路とゲート回路とが含まれ、上記競合処
   理回路は、上記複数個のプロセッサから同時に出された
   上記共用メモリへのアクセス要求に対して、優先権を設
   定したプロセッサを上記選択回路を介して上記共用メモ
   リに接続させ、外部のクロック源から上記ゲート回路を
   介して上記複数個のプロセッサに供給されているクロッ
   ク信号の中で、優先権を設定されなかつたプロセッサに
   対するクロック信号の供給を停止するようにされている
   共用メモリアクセス方式。