JPS626365A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
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- JPS626365A JPS626365A JP14528885A JP14528885A JPS626365A JP S626365 A JPS626365 A JP S626365A JP 14528885 A JP14528885 A JP 14528885A JP 14528885 A JP14528885 A JP 14528885A JP S626365 A JPS626365 A JP S626365A
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- 101001109689 Homo sapiens Nuclear receptor subfamily 4 group A member 3 Proteins 0.000 description 5
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Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
近年コンピュータは、０Ａ（Ｏｆｆｉｃｅ Ａｕｔｏ
ｍａｔｉｏｎ）やＦＡ（ＦａｃｔｏｒｙＡｕ ｔｏｍａ
ｔ １ｏｎ）などの専門的な用途は勿論のこと、ホビー
（Ｈｏｂｂｙ）用などを含め年々その処理速度の向上が
要求されている。
ｍａｔｉｏｎ）やＦＡ（ＦａｃｔｏｒｙＡｕ ｔｏｍａ
ｔ １ｏｎ）などの専門的な用途は勿論のこと、ホビー
（Ｈｏｂｂｙ）用などを含め年々その処理速度の向上が
要求されている。
他方コストや小型化などの要求から、それらのシステム
の中央処理装置（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉ
ｎｇ Ｕｎｉｔ 以下略してＣＰＵと称する）には
マイクロコンピュータを使用する場合が多いが、要求さ
れる処理スピードがその性能を上回る場合には複数のＣ
ＰＵを使用した所謂マルチプロセッサシステム（Ｍｕｌ
ｔｊ−ｐｒ。
の中央処理装置（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉ
ｎｇ Ｕｎｉｔ 以下略してＣＰＵと称する）には
マイクロコンピュータを使用する場合が多いが、要求さ
れる処理スピードがその性能を上回る場合には複数のＣ
ＰＵを使用した所謂マルチプロセッサシステム（Ｍｕｌ
ｔｊ−ｐｒ。
ｃｅｓｓｏｒ Ｓｙｓｔｅｍ）が用いられる。
この場合、複数のＣＰＵが旨く連係を保って効率よく動
作しシステムのオーバヘッドタイム（Ｏｖｅｒ Ｉ（
ｅａｄ Ｔｉｍｅ）をできるだけ小さくするためには
、その動作タイミングやＣＰＵ相互間のデータのやりと
りなどにおける優先性を合理的に裁定してやる必要があ
る。
作しシステムのオーバヘッドタイム（Ｏｖｅｒ Ｉ（
ｅａｄ Ｔｉｍｅ）をできるだけ小さくするためには
、その動作タイミングやＣＰＵ相互間のデータのやりと
りなどにおける優先性を合理的に裁定してやる必要があ
る。
これらの要求に対して本発明のマルチプロセッサシステ
ムは、比較的簡単な論理回路などを付加することにより
そのオーバヘッドタイムを最小限にすることを可能にし
たもので、マルチタスク（Ｍｕｌｔｉ−ｔａｓｋ）処理
の高速化をはかる場合などに用いて好適なものである。
ムは、比較的簡単な論理回路などを付加することにより
そのオーバヘッドタイムを最小限にすることを可能にし
たもので、マルチタスク（Ｍｕｌｔｉ−ｔａｓｋ）処理
の高速化をはかる場合などに用いて好適なものである。
［従来の技術］
マルチプロセッサシステムの構成には種々の方式がある
が、複数のＣＰＵの相互間における交信やデータ交換に
コモンメモリ（Ｃｏｍｍｏｎ Ｍｅｍｏ ｒｙ）を用
いる方式では、そのメモリをアクセス（Ａｃｃｅｓｓ）
するためにそれらのＣＰＵが共有しているデータやアド
レスのバス（以下共有バスと称する）についてアクセス
しようとする場合は、序め他方のＣＰＵにホールドをか
けておき共有バスをフローティング状態にしてからバス
の使用権を得るとか、何れかのＣＰＵが共有バスを使用
している間は、ＢＵＳＹなとの信号を送出しておき、ハ
ードまたはソフト的な手段により。
が、複数のＣＰＵの相互間における交信やデータ交換に
コモンメモリ（Ｃｏｍｍｏｎ Ｍｅｍｏ ｒｙ）を用
いる方式では、そのメモリをアクセス（Ａｃｃｅｓｓ）
するためにそれらのＣＰＵが共有しているデータやアド
レスのバス（以下共有バスと称する）についてアクセス
しようとする場合は、序め他方のＣＰＵにホールドをか
けておき共有バスをフローティング状態にしてからバス
の使用権を得るとか、何れかのＣＰＵが共有バスを使用
している間は、ＢＵＳＹなとの信号を送出しておき、ハ
ードまたはソフト的な手段により。
その信号が出ている間は他のＣＰＵが共有バスをアクセ
スできないようにするなどの方式が採られていた。
スできないようにするなどの方式が採られていた。
しかし前者によれば片方のＣＰＵが共有バスを使用して
いる間、他のＣＰＵは実行停止の状態にある。また後者
の方式ではコモンエリア（Ｃｏｎｍｏｎ Ａｒｅａ）
のアクセスに対し実行中のＣＰＵ以外はそれが済むまで
待たされることになる。
いる間、他のＣＰＵは実行停止の状態にある。また後者
の方式ではコモンエリア（Ｃｏｎｍｏｎ Ａｒｅａ）
のアクセスに対し実行中のＣＰＵ以外はそれが済むまで
待たされることになる。
このように何れもマルチプロセッサシステムの割合には
処理速度が上がらなかった。
処理速度が上がらなかった。
この他にも従来から種々の方式が考えられているが、何
れも複雑な回路や特殊な専用のＬＳＩ（Ｌａｒｇｅ
５ｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕｉ
ｔ）が必要であり、しかもそのわりにはオーバヘッドタ
イムの低減に対して効果的なものではなかった。
れも複雑な回路や特殊な専用のＬＳＩ（Ｌａｒｇｅ
５ｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕｉ
ｔ）が必要であり、しかもそのわりにはオーバヘッドタ
イムの低減に対して効果的なものではなかった。
［発明の目的］
本発明の目的は、高速の処理スピードや、マルチタスク
処理を必要とする場合に用いられるマルチプロセッサシ
ステムにおいて、比較的簡単な論理回路などを付加する
ことによりそのオーバヘッドタイムを最小限にし得る手
段を提供することにある。
処理を必要とする場合に用いられるマルチプロセッサシ
ステムにおいて、比較的簡単な論理回路などを付加する
ことによりそのオーバヘッドタイムを最小限にし得る手
段を提供することにある。
［発明の概要］
本発明のマルチプロセッサシステムは、複数の中央処理
装置を備えたコンピュータシステムにおいて、各中央処
理装置に共有のコモンメモリに対するアクセスのタイミ
ングが衝突するような場合に、裁定回路部によって判定
された中央処理装置を優先的にアクセスし他の中央処理
装置は一時的にウェイト（Ｗａｉｔ）をかけておくこと
により。
装置を備えたコンピュータシステムにおいて、各中央処
理装置に共有のコモンメモリに対するアクセスのタイミ
ングが衝突するような場合に、裁定回路部によって判定
された中央処理装置を優先的にアクセスし他の中央処理
装置は一時的にウェイト（Ｗａｉｔ）をかけておくこと
により。
オーバヘッドタイムを最小限にし得る手段を備えたこと
を特徴とするものである。
を特徴とするものである。
［発明の実施例］
本発明のマルチプロセッサシステムは、ＣＰＵ相互間に
おけるデータの受渡しなどに汎用メモリ上のコモンエリ
アまたはこの目的のために独立して設けたコモンメモリ
などを使用し、共有バスのアクセス権を効率よく裁定す
るための比較的簡単な論理回路を構成することにより、
タイミング的に考えられる最小のオーバヘッドタイムで
運用させようとするものである。
おけるデータの受渡しなどに汎用メモリ上のコモンエリ
アまたはこの目的のために独立して設けたコモンメモリ
などを使用し、共有バスのアクセス権を効率よく裁定す
るための比較的簡単な論理回路を構成することにより、
タイミング的に考えられる最小のオーバヘッドタイムで
運用させようとするものである。
添付図面は本発明の実施例を示す回路図であり。
次のような動作をする。
（＋）コモンエリアに対する複数のＣＰＵのアクセスが
衝突しない場合は、共有バスはアクセスした側に切替る
。
衝突しない場合は、共有バスはアクセスした側に切替る
。
（２）１個のＣＰＵがアクセスしている最中に他方から
もアクセスが掛かった場合、共有バスは切替らずに後か
らアクセスした側のＣＰＵにウェイトが掛かる。
もアクセスが掛かった場合、共有バスは切替らずに後か
らアクセスした側のＣＰＵにウェイトが掛かる。
この状態は初めにアクセスした側の実行が終了した時に
解除される。
解除される。
（３）同時にアクセスが掛かった場合は、何れか一方が
優先権をもち、他方はウェイト状態になる。
優先権をもち、他方はウェイト状態になる。
この状態は前項と同様に初めにアクセスした側の実行が
終了した時に解除される。
終了した時に解除される。
以上に述べたタイミングや裁定に間する回路について、
添付図面にもとすき負論理によって説明する。
添付図面にもとすき負論理によって説明する。
第１図はＣＰＵ１Ｂと１９．コモンメモリ１７゜共有ア
ドレスバス２０と共有データバス２１およびそれらの切
替え部を構成する各バッファ１１゜１２．１３，１４．
ならびに幾つかの論理ゲートによって構成された裁定回
路部を示したものである。
ドレスバス２０と共有データバス２１およびそれらの切
替え部を構成する各バッファ１１゜１２．１３，１４．
ならびに幾つかの論理ゲートによって構成された裁定回
路部を示したものである。
同図の裁定回路部における論理和否定素子１と２すなは
ちＮＯＲ１とＮ０Ｒ２はタイミング判定回路を構成して
おり、ＣＰＵ１８とＣＰＵ １９からのアクセス信号Ｃ
ＳＩとＣ５２の何れが早く”０”になっ′たかによって
、他方の出力変化を一時的に禁止している。
ちＮＯＲ１とＮ０Ｒ２はタイミング判定回路を構成して
おり、ＣＰＵ１８とＣＰＵ １９からのアクセス信号Ｃ
ＳＩとＣ５２の何れが早く”０”になっ′たかによって
、他方の出力変化を一時的に禁止している。
即ち、いまアクセス信号Ｃ５Ｉがアクセス信号Ｃ５２よ
りも早くＩＯ”になったすると、その時点ではＮ０Ｒ２
の出力Ｃ＝”０”であるから、Ｎ゛ＯＲＩの出力Ｃ＝”
１″、Ｎ０Ｒ２の入力ｂ＝”ｌ”となり、この状態では
アクセス信号ＣＳ２が変化してもＮ０Ｒ２の出力Ｃは変
化せず”０”のま−である。
りも早くＩＯ”になったすると、その時点ではＮ０Ｒ２
の出力Ｃ＝”０”であるから、Ｎ゛ＯＲＩの出力Ｃ＝”
１″、Ｎ０Ｒ２の入力ｂ＝”ｌ”となり、この状態では
アクセス信号ＣＳ２が変化してもＮ０Ｒ２の出力Ｃは変
化せず”０”のま−である。
従フてこの時ＣＰＵ１９からのアクセスが掛かりＣ５２
＝”Ｏ”になったとしても、Ｎ０Ｒ４の入力ａ＝”Ｏ”
、ｂ＝”ｏ”であるから出力Ｃ；”ｌ”であり、それが
ＤＦＦ （Ｄｅｌａｙ Ｆｌ ｉｐ Ｆｌｏｐ）８
のデータ入力端子ｄに印加される。
＝”Ｏ”になったとしても、Ｎ０Ｒ４の入力ａ＝”Ｏ”
、ｂ＝”ｏ”であるから出力Ｃ；”ｌ”であり、それが
ＤＦＦ （Ｄｅｌａｙ Ｆｌ ｉｐ Ｆｌｏｐ）８
のデータ入力端子ｄに印加される。
ＤＦＦ７及びＤＦＦ８のクロック入力端子Ｓには各ＣＰ
Ｕを駆動しているものと同じクロックパルス（ＣＬＫ）
が印加されているので、ＤＦＦ８のデータ人力ｄ＝”１
”になると２次のクロックパルスの立上がりでその反転
出力ｑ′＝”０”になり、これと接続されているウェイ
ト入力端子ＷＡｒＴ２（”ＯＩＩ大入力ウェイト状態に
入る）を経てＣＰＵ１９はその内部タイミングによりウ
ェイト状態になる。
Ｕを駆動しているものと同じクロックパルス（ＣＬＫ）
が印加されているので、ＤＦＦ８のデータ人力ｄ＝”１
”になると２次のクロックパルスの立上がりでその反転
出力ｑ′＝”０”になり、これと接続されているウェイ
ト入力端子ＷＡｒＴ２（”ＯＩＩ大入力ウェイト状態に
入る）を経てＣＰＵ１９はその内部タイミングによりウ
ェイト状態になる。
さて上述のようにＮＯＲ１の出力Ｃ＝”１”の状態にお
いては、ＮＯＲ３の出力Ｃ＝”Ｏ”従ってＤＦＦ７の人
力ｄ＝”０”により、その反転出力ｑ′＝”ｌ”のま−
となりＣＰＵ１８にウェイトが掛かることはない。
いては、ＮＯＲ３の出力Ｃ＝”Ｏ”従ってＤＦＦ７の人
力ｄ＝”０”により、その反転出力ｑ′＝”ｌ”のま−
となりＣＰＵ１８にウェイトが掛かることはない。
同時にインバータ５とβの出力Ｃは、アドレスバス切替
用の双方向バラフシ１１と１２及びトライステートバッ
ファ１３と１４のイネイブル端子ｅ（”１”でフローテ
ィング状態、０”でイネイブル状態になる）に夫々接続
されているので。
用の双方向バラフシ１１と１２及びトライステートバッ
ファ１３と１４のイネイブル端子ｅ（”１”でフローテ
ィング状態、０”でイネイブル状態になる）に夫々接続
されているので。
Ｎ０ＲＩの出力Ｃ＝”ｌ”に接続されているインバータ
５の出力Ｃ＝”０”であるから双方向バッファ１１及び
トライステートバッファ１３はイネイブル状態になって
いる。故にＣＰＵ１Ｂからのデータ信号Ｄ１及びアドレ
ス信号ＡＤＩがコモンメモリに伝達される。
５の出力Ｃ＝”０”であるから双方向バッファ１１及び
トライステートバッファ１３はイネイブル状態になって
いる。故にＣＰＵ１Ｂからのデータ信号Ｄ１及びアドレ
ス信号ＡＤＩがコモンメモリに伝達される。
他方Ｎ０Ｒ２の出力Ｃ＝”０”に接続されているインバ
ータ６の出力Ｃ＝”ｌ”であるから、双方向バッファ１
２及びトライステートバッファ１４はフローティング状
態であり、ＣＰＵ１９からのデータ信号Ｄ２及びアドレ
ス信号ＡＤ２はコモンメモリ１７に伝達されることはな
い。
ータ６の出力Ｃ＝”ｌ”であるから、双方向バッファ１
２及びトライステートバッファ１４はフローティング状
態であり、ＣＰＵ１９からのデータ信号Ｄ２及びアドレ
ス信号ＡＤ２はコモンメモリ１７に伝達されることはな
い。
この時インバータ５と６の出力端子Ｃは夫々Ｎ０Ｒ９，
１０のｂ入力端子に接続されている。従って上述の状態
においては、インバータ５の出力Ｃ＝”０”に接続され
ているＮ０Ｒ９の人力ｂ＝”０”であるから、ＣＰＵ１
Ｂのり一ド／ライト（Ｒｅａｄ／Ｗｒｉｔｅ）切替信号
Ｗ／Ｒ１（”１″の時Ｒｅａｄ、’ Ｏ”の時Ｗｒｉｔ
ｅ）に対応してＮ０Ｒ９の出力Ｃが規定され、Ｎ０Ｒ１
５を経てコモンメモリ１７のリード／ライト切替用のｗ
／ｒ端子に印加される。
１０のｂ入力端子に接続されている。従って上述の状態
においては、インバータ５の出力Ｃ＝”０”に接続され
ているＮ０Ｒ９の人力ｂ＝”０”であるから、ＣＰＵ１
Ｂのり一ド／ライト（Ｒｅａｄ／Ｗｒｉｔｅ）切替信号
Ｗ／Ｒ１（”１″の時Ｒｅａｄ、’ Ｏ”の時Ｗｒｉｔ
ｅ）に対応してＮ０Ｒ９の出力Ｃが規定され、Ｎ０Ｒ１
５を経てコモンメモリ１７のリード／ライト切替用のｗ
／ｒ端子に印加される。
またリード／ライト切替信号Ｗ／Ｒ１は双方向バッファ
１１の伝達方向切替端子ｒに印加され。
１１の伝達方向切替端子ｒに印加され。
コモヅメモリ１７に対する書込みまたは読出しが実行さ
れる。
れる。
更にＮＯＲ１と２の出力端子Ｃは夫々ＮＯＲ１６の入力
端子ａとｂに接続されており、その何れがＩＴ ’ Ｉ
１１になっても出力ｃ＝ １９０”になることから、
コモンメモリ１７のイネイブル端子におけるＣＳ＝″０
” （”Ｏ”でイネイブル状態 ？ｐＨ＃でディスイネ
イブル状ａ）となり、ＣＰＵ１ＢまたはＣＰＵ １９の
どちらが優先権を得てもコモンメモリ１７の書込みまた
は読出しが可能な状態になっている。 以上の実施例と
は反対に、いまアクセス信号ＣＳ２がアクセス信号Ｃ３
Ｉよりも早く”０”になったすると、その時点でのＮＯ
Ｒ１の出力Ｃ＝”０”であるから、Ｎ０Ｒ２の出力Ｃ＝
″１”、従フてＮＯＲ１の入力ｂ＝ｊｌｌ１１となる。
端子ａとｂに接続されており、その何れがＩＴ ’ Ｉ
１１になっても出力ｃ＝ １９０”になることから、
コモンメモリ１７のイネイブル端子におけるＣＳ＝″０
” （”Ｏ”でイネイブル状態 ？ｐＨ＃でディスイネ
イブル状ａ）となり、ＣＰＵ１ＢまたはＣＰＵ １９の
どちらが優先権を得てもコモンメモリ１７の書込みまた
は読出しが可能な状態になっている。 以上の実施例と
は反対に、いまアクセス信号ＣＳ２がアクセス信号Ｃ３
Ｉよりも早く”０”になったすると、その時点でのＮＯ
Ｒ１の出力Ｃ＝”０”であるから、Ｎ０Ｒ２の出力Ｃ＝
″１”、従フてＮＯＲ１の入力ｂ＝ｊｌｌ１１となる。
この状態ではアクセス信号ＣＳＩが例え”′０″に変化
したとしても、Ｎ０ＲＩの出力Ｃ＝”０″で変化せずそ
のま＼である。
したとしても、Ｎ０ＲＩの出力Ｃ＝”０″で変化せずそ
のま＼である。
またこの時点でＣＰＵ１Ｂからのアクセスが発生じＣ３
１＝”０”になったとしても、ＮＯＲ３の入力ａ＝”０
”、ｂ＝”Ｏ”であるからその出力Ｃ＝”１”となり、
それがＤＦＦ７のデータ入力端子ｄに印加され２次のク
ロックパルスの立上がりで反転出力ｑ′＝”０”になり
、ウェイト入力端子ＷＡＩＴＩに接続されているＣＰＵ
１８はその内部タイミングによりウェイト状態になる。
１＝”０”になったとしても、ＮＯＲ３の入力ａ＝”０
”、ｂ＝”Ｏ”であるからその出力Ｃ＝”１”となり、
それがＤＦＦ７のデータ入力端子ｄに印加され２次のク
ロックパルスの立上がりで反転出力ｑ′＝”０”になり
、ウェイト入力端子ＷＡＩＴＩに接続されているＣＰＵ
１８はその内部タイミングによりウェイト状態になる。
この時Ｎ０Ｒ２の出力Ｃ＝”１”であるから。
Ｎ０Ｒ４の人力ｂ＝”１”、従ってその出力Ｃ＝”０”
と変化せずにＤＦＦ８の入力端子ｄに印加されるので９
反転出力ｑ′＝”１”のまへとなりＣＰＵ１９にウェイ
トが掛かることはない。
と変化せずにＤＦＦ８の入力端子ｄに印加されるので９
反転出力ｑ′＝”１”のまへとなりＣＰＵ１９にウェイ
トが掛かることはない。
またこの状態におけるインバータ６の出力Ｃ＝”０”で
あるから、それが双方向バッファ１２及びトライステー
トバッファ１４のイネイブル入力端子ｅに接続されてい
るから双方のバッファはイネイブル状態になっている。
あるから、それが双方向バッファ１２及びトライステー
トバッファ１４のイネイブル入力端子ｅに接続されてい
るから双方のバッファはイネイブル状態になっている。
故にＣＰＵ１９からのデータ信号Ｄ２及びアドレス信号
ＡＤ２がコモンメモリに伝達される。
ＡＤ２がコモンメモリに伝達される。
この時点ではＮＯＲ１の出力端子Ｃに接続されているイ
ンバータ５の出力Ｃ＝”１”であるから。
ンバータ５の出力Ｃ＝”１”であるから。
双方向バッファ１１及びトライステートバッファ１３は
フローティング状態となり、ＣＰＵ１Ｂからのデータ信
号ＤＩ及びアドレス信号ＡＤＩはコモンメモリ１７に伝
達されることはない。
フローティング状態となり、ＣＰＵ１Ｂからのデータ信
号ＤＩ及びアドレス信号ＡＤＩはコモンメモリ１７に伝
達されることはない。
この時インバータ６の出力端子Ｃに接続されているＮ０
ＲＩＯの人力ｂ＝”０”であるから、ＣＰＵ１９のリー
ド／ライト （Ｒｅａｄ／Ｗｒｉｔｅ）切替信号Ｗ／Ｒ
２（”１”の時Ｒｅａｄ、”Ｏ”の時Ｗｒｉｔｅ）によ
りＮＯＲ１０の出力Ｃが規定され、Ｎ０Ｒ１５を経てコ
モンメモリ１７のｗ／ｒ端子に印加される。
ＲＩＯの人力ｂ＝”０”であるから、ＣＰＵ１９のリー
ド／ライト （Ｒｅａｄ／Ｗｒｉｔｅ）切替信号Ｗ／Ｒ
２（”１”の時Ｒｅａｄ、”Ｏ”の時Ｗｒｉｔｅ）によ
りＮＯＲ１０の出力Ｃが規定され、Ｎ０Ｒ１５を経てコ
モンメモリ１７のｗ／ｒ端子に印加される。
またＣＰＵ １９から出力されるリード／ライト切替信
号Ｗ／Ｒ２は双方向バッファ１２の伝達方向切替端子ｒ
に印加され、前述と同様にコモンメモリ１７に対する書
込みまたは読出しが実行される。
号Ｗ／Ｒ２は双方向バッファ１２の伝達方向切替端子ｒ
に印加され、前述と同様にコモンメモリ１７に対する書
込みまたは読出しが実行される。
以上の如き論理動作によって、共有バスを同時にアクセ
スした場合においても、裁定回路によりそのタイミング
の差に応じてコモンメモリのアクセスタイミング毎に一
方のＣＰＵのアクセスを優先させ、その他のＣＰＵにウ
ェイトをかけておくことにより、そのタイミングをずら
し衝突を避は得るようにしたものである。従って本発明
のマルチプロセッサシステムは、そのオーバヘッドタイ
ムを最小限にすることが可能である。
スした場合においても、裁定回路によりそのタイミング
の差に応じてコモンメモリのアクセスタイミング毎に一
方のＣＰＵのアクセスを優先させ、その他のＣＰＵにウ
ェイトをかけておくことにより、そのタイミングをずら
し衝突を避は得るようにしたものである。従って本発明
のマルチプロセッサシステムは、そのオーバヘッドタイ
ムを最小限にすることが可能である。
また本実施例はＣＰＵが２個の場合について述べたが、
多数のＣＰＵで構成されたシステムであっても同様の論
理的手段によってこのような裁定を行なう論理回路を構
成することは容易であり自明である。
多数のＣＰＵで構成されたシステムであっても同様の論
理的手段によってこのような裁定を行なう論理回路を構
成することは容易であり自明である。
また本実施例は米国ザイログ社製Ｚ−８０ＣＰＵを対象
として説明したが、現在市販または発表されているＣＰ
Ｕは、その殆んどがウェイトまたは類似の動作をさせ得
る機能を有しているので。
として説明したが、現在市販または発表されているＣＰ
Ｕは、その殆んどがウェイトまたは類似の動作をさせ得
る機能を有しているので。
比較的容易に上述のような裁定回路を適用することがで
きる。なおこのような裁定機能を有する論理回路は２本
実施例に限定されるものではなく。
きる。なおこのような裁定機能を有する論理回路は２本
実施例に限定されるものではなく。
これ以外にも種々の論理素子の組合わせによって実現で
きることはいうまでもない。
きることはいうまでもない。
またウェイトは通常の場合、所謂１ウエイト（ＩＣＰＵ
クロック程度の遅延時間を指す）で済むうえに２通常メ
モリ参照命令は数マシンサイクルから構成されており、
実際にメモリをアクセスするタイミングはそのうちの数
分の−なので、最悪条件として双方のＣＰＵが同時に連
続的にコモンエリアをアクセスするようなプログラムを
実行させても、衝突する確率が極めて僅少であることは
実験によって確認されている。
クロック程度の遅延時間を指す）で済むうえに２通常メ
モリ参照命令は数マシンサイクルから構成されており、
実際にメモリをアクセスするタイミングはそのうちの数
分の−なので、最悪条件として双方のＣＰＵが同時に連
続的にコモンエリアをアクセスするようなプログラムを
実行させても、衝突する確率が極めて僅少であることは
実験によって確認されている。
［発明の効果］
本発明によれば比較的簡単な論理回路を付加的に構成す
ることにより、処理スピードの高速化やマルチタスク処
理を行なう場合に、そのオーバヘッドタイムを最小限に
することができるという大きな効果がある。
ることにより、処理スピードの高速化やマルチタスク処
理を行なう場合に、そのオーバヘッドタイムを最小限に
することができるという大きな効果がある。
また本発明の手段による裁定回路に依った場合は、従来
プログラムで行なっていたそれぞれのＣＰＵ相互のタイ
ミングのチェックや共有バスの切替えなどの部分につい
て、ハードウェアが自動的にそれを行なうという特徴を
有する。従って夫々のＣＰＵに間するプログラムを作成
する場合に。
プログラムで行なっていたそれぞれのＣＰＵ相互のタイ
ミングのチェックや共有バスの切替えなどの部分につい
て、ハードウェアが自動的にそれを行なうという特徴を
有する。従って夫々のＣＰＵに間するプログラムを作成
する場合に。
複数のＣＰＵを備えたマルチシステムであるということ
を意識しないで作成出来る部分がかなり有り、プログラ
マの負担を軽減できるという効用がある。
を意識しないで作成出来る部分がかなり有り、プログラ
マの負担を軽減できるという効用がある。
第１図は本発明に係る実施例を示す回路図である。
符号１，２，３，４，９，１０．１５および１６はそれ
ぞれＮＯＲ，５と６はインバータ。 ７と８はＤＦＦ、１１と１２は双方向バッファ。 １３と１４はトライステートバッファ。 １７はコモンメモリ、１Ｂと１９はＣＰＵ。 ２０は共有アドレスバス、２１は共有データバスを示す
。 ゴ二。 ＣＬに 孝１ 図
ぞれＮＯＲ，５と６はインバータ。 ７と８はＤＦＦ、１１と１２は双方向バッファ。 １３と１４はトライステートバッファ。 １７はコモンメモリ、１Ｂと１９はＣＰＵ。 ２０は共有アドレスバス、２１は共有データバスを示す
。 ゴ二。 ＣＬに 孝１ 図
Claims (1)
- 複数の中央処理装置を備えたコンピュータシステムにお
いて、各中央処理装置に共有のコモンメモリに対するア
クセスのタイミングが衝突するような場合に、裁定回路
部によつて判定された中央処理装置を優先的にアクセス
し他の中央処理装置は一時的にウェイトをかけておくこ
とにより、オーバヘッドタイムを最小限にし得る手段を
備えたことを特徴とするマルチプロセッサシステム
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14528885A JPS626365A (ja) | 1985-07-02 | 1985-07-02 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14528885A JPS626365A (ja) | 1985-07-02 | 1985-07-02 | マルチプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS626365A true JPS626365A (ja) | 1987-01-13 |
Family
ID=15381673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14528885A Pending JPS626365A (ja) | 1985-07-02 | 1985-07-02 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS626365A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01234963A (ja) * | 1988-03-15 | 1989-09-20 | Koyo Electron Ind Co Ltd | データ処理装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57211661A (en) * | 1981-06-22 | 1982-12-25 | Anritsu Corp | Data transfer system for multiprocessor device |
| JPS60169969A (ja) * | 1984-02-15 | 1985-09-03 | Fuji Electric Co Ltd | マルチプロセツサシステム |
| JPS6149268A (ja) * | 1984-08-16 | 1986-03-11 | Mitsubishi Electric Corp | 共用メモリアクセス方式 |
-
1985
- 1985-07-02 JP JP14528885A patent/JPS626365A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57211661A (en) * | 1981-06-22 | 1982-12-25 | Anritsu Corp | Data transfer system for multiprocessor device |
| JPS60169969A (ja) * | 1984-02-15 | 1985-09-03 | Fuji Electric Co Ltd | マルチプロセツサシステム |
| JPS6149268A (ja) * | 1984-08-16 | 1986-03-11 | Mitsubishi Electric Corp | 共用メモリアクセス方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01234963A (ja) * | 1988-03-15 | 1989-09-20 | Koyo Electron Ind Co Ltd | データ処理装置 |
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