JPS6149476A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPS6149476A JPS6149476A JP59171183A JP17118384A JPS6149476A JP S6149476 A JPS6149476 A JP S6149476A JP 59171183 A JP59171183 A JP 59171183A JP 17118384 A JP17118384 A JP 17118384A JP S6149476 A JPS6149476 A JP S6149476A
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- semiconductor layer
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- semiconductor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/473—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電界効果トランジスタ（ＦＥＴ）、特に化合
物半導体によるＦＥＴに適用して好適なＦＥＴに関する
。
物半導体によるＦＥＴに適用して好適なＦＥＴに関する
。
絶縁ゲート型電界効果トランジスタ Ｍｉｓ−ＰＥＴに
おいて、いわゆるショー１−チャンネル効果による電流
、つまりチャンネルを通ずることなくソースから直接ド
レインにキャリアが抜けることによる電流が問題となる
。
おいて、いわゆるショー１−チャンネル効果による電流
、つまりチャンネルを通ずることなくソースから直接ド
レインにキャリアが抜けることによる電流が問題となる
。
一方、ＦＥＴにおい“ζ、２次ル電子ガスチャンネル型
のＦＥＴ （ＴＥＧＮＥＴ） 、或いは特開昭５７−１
７６７７３号公報に開示されている高電子移動度Ｆ Ｅ
Ｔ （ＨＥＭＴ）が提案されている。これら、ＴＥＧ
ＮＥＴ、或いはＩＩＥＭＴは実質的に同一の原理による
ものであるので、以下これらを）ＩＢＭＴと呼称してこ
れについて説明する。
のＦＥＴ （ＴＥＧＮＥＴ） 、或いは特開昭５７−１
７６７７３号公報に開示されている高電子移動度Ｆ Ｅ
Ｔ （ＨＥＭＴ）が提案されている。これら、ＴＥＧ
ＮＥＴ、或いはＩＩＥＭＴは実質的に同一の原理による
ものであるので、以下これらを）ＩＢＭＴと呼称してこ
れについて説明する。
例えばｎ−ＡｌＧａＡｓ／ ＧａＡｓヘテロ接合では、
ＡｌＧａＡｓが空乏化し、ＧａＡｓ側に電子のアキュム
レーションによる２次元的層、いわゆる２次元電子ガス
（ＴＥＧ）が形成され、ＧａＡｓ側では不純物のドーピ
ングが行われないにも拘わらず、商いキャリア濃度が得
られるので高い電子移動度を得ることができる。すなわ
ち、キャリア濃度を高めるためにドナーのドーピング量
を高める場合には、ドナー量の増加に伴うイオン化中心
の増大化によって移動度の低ｔを来すが上述のＴＥＧに
よれは、このような不都合が回避されて高い電子移動度
が得られる。これは、いわゆるモジュレーションドーピ
ングといわれるものでありこの現象を利用してｎ−Ａｌ
ＧａＡｓ上にショットキー金属電極を設けて、この金属
電極への印加電比によってＧａＡｓ側のキャリア密度の
制御を行うようにしたのがＨＥＭＴである。すなわち、
このＨＥＭＴは、第４図に示すように、ショットキーゲ
ート金属（１１／ ｎ−八ＩＧａＡｓ（２） （ドナー
濃度Ｎ２１誘電率ε２．厚さくｄ２ ｅ）／不純物がド
ープされなし）も）わゆるアンドープの八１ＧａＡｓ（
８） （厚さｅ）／アンドープＧａＡｓ（３１（誘電率
ε１）の構造が、例えばＧａＡｓ基板（４）上に設けら
れて成る。（５）は、金属＋１１とｎ−ＡＩＧａＡｓ（
２１との間に形成されたショットキー接合で、（６）は
ｎ−＾ＩＧａＡｓ（２）とＧａＡｓ（３）との間に形成
されたヘテロ接合をボす。
ＡｌＧａＡｓが空乏化し、ＧａＡｓ側に電子のアキュム
レーションによる２次元的層、いわゆる２次元電子ガス
（ＴＥＧ）が形成され、ＧａＡｓ側では不純物のドーピ
ングが行われないにも拘わらず、商いキャリア濃度が得
られるので高い電子移動度を得ることができる。すなわ
ち、キャリア濃度を高めるためにドナーのドーピング量
を高める場合には、ドナー量の増加に伴うイオン化中心
の増大化によって移動度の低ｔを来すが上述のＴＥＧに
よれは、このような不都合が回避されて高い電子移動度
が得られる。これは、いわゆるモジュレーションドーピ
ングといわれるものでありこの現象を利用してｎ−Ａｌ
ＧａＡｓ上にショットキー金属電極を設けて、この金属
電極への印加電比によってＧａＡｓ側のキャリア密度の
制御を行うようにしたのがＨＥＭＴである。すなわち、
このＨＥＭＴは、第４図に示すように、ショットキーゲ
ート金属（１１／ ｎ−八ＩＧａＡｓ（２） （ドナー
濃度Ｎ２１誘電率ε２．厚さくｄ２ ｅ）／不純物がド
ープされなし）も）わゆるアンドープの八１ＧａＡｓ（
８） （厚さｅ）／アンドープＧａＡｓ（３１（誘電率
ε１）の構造が、例えばＧａＡｓ基板（４）上に設けら
れて成る。（５）は、金属＋１１とｎ−ＡＩＧａＡｓ（
２１との間に形成されたショットキー接合で、（６）は
ｎ−＾ＩＧａＡｓ（２）とＧａＡｓ（３）との間に形成
されたヘテロ接合をボす。
ここにアンドープの＾ＩＧａＡｓＪｉ（８１が設けられ
ているのは、チャンネルと、ｎ−ＡｌＧａＡｓ中でイオ
ン化したドナーとを分離して電子移動度を向上させるた
めのものである。
ているのは、チャンネルと、ｎ−ＡｌＧａＡｓ中でイオ
ン化したドナーとを分離して電子移動度を向上させるた
めのものである。
第５図は、このＨＥＭＴのショットキー接合（５）と、
ヘテロ接合（６）の近傍におけるエネルギーバンド構造
を不したもので、この場合、そのペテロ界曲に、この面
に対して垂直の方向に関して閉じ込められｌ
え２次い電子力１．．．ケヤ、え／ｌ／ （７
１カ４形成、わお。
ヘテロ接合（６）の近傍におけるエネルギーバンド構造
を不したもので、この場合、そのペテロ界曲に、この面
に対して垂直の方向に関して閉じ込められｌ
え２次い電子力１．．．ケヤ、え／ｌ／ （７
１カ４形成、わお。
このチャンネル（７）は、前述したように高い電子移動
度を有するので、この構成によるＨＥＭＴは高速ＦＥＴ
として脚光を浴びるに至っている。
度を有するので、この構成によるＨＥＭＴは高速ＦＥＴ
として脚光を浴びるに至っている。
しかしながら、このようなＨＥＭＴにおいても、ショー
トチャンネル効果が問題となる。
トチャンネル効果が問題となる。
従来、２次元電子ガス層によらない一般のＭＩＳ−ＦＥ
Ｔにおいて、ショートチャンネル効果を抑え込む手段と
しては、半導体気体中に、チャンネルと対向して、この
チャンネルの導電型とは異る導電型、例えばｎ−チャン
ネル型ＦＥＴの場合は、ｐ型の半導体領域を設けること
によって構成する。この半導体領域は、ｐ型の不純物イ
オンを半導体基体中に深くイオン注入するか、エピタキ
シャル成長することによって形成する。
Ｔにおいて、ショートチャンネル効果を抑え込む手段と
しては、半導体気体中に、チャンネルと対向して、この
チャンネルの導電型とは異る導電型、例えばｎ−チャン
ネル型ＦＥＴの場合は、ｐ型の半導体領域を設けること
によって構成する。この半導体領域は、ｐ型の不純物イ
オンを半導体基体中に深くイオン注入するか、エピタキ
シャル成長することによって形成する。
上述したように、ＦＥＴにおいて、ショートチャンネル
効果を抑え込むための手段を設ける場合、不純物がドー
プされた領域を設けることが行われているが、この領域
を設けることは好ましいものではない。すなわち、この
領域の形成をイオン注入によって行うときは、このイオ
ン注入の面倒な作業が増加するので、量産性を低下させ
る。また、この領域をエピタキシャル成長によって形成
する場合は、その不純物がエピタキシャル成長装置に残
存して後続のエピタキシャル成長層の特性に影響を及ぼ
すなどの不都合がある。
効果を抑え込むための手段を設ける場合、不純物がドー
プされた領域を設けることが行われているが、この領域
を設けることは好ましいものではない。すなわち、この
領域の形成をイオン注入によって行うときは、このイオ
ン注入の面倒な作業が増加するので、量産性を低下させ
る。また、この領域をエピタキシャル成長によって形成
する場合は、その不純物がエピタキシャル成長装置に残
存して後続のエピタキシャル成長層の特性に影響を及ぼ
すなどの不都合がある。
本発明は、このような不都合を招来することなくショー
トチャンネル効果の抑え込みを行うことができるように
するものであり、特に化合物半導体ＦＥＴ、例えばショ
ットキーゲート型のＦＥＴ（ＭＥＳＰＥＴ） 、或いは
２次元電子ガスチャンネルによる例えば上述の）ＩＥＭ
Ｔに適用して有益なものである。
トチャンネル効果の抑え込みを行うことができるように
するものであり、特に化合物半導体ＦＥＴ、例えばショ
ットキーゲート型のＦＥＴ（ＭＥＳＰＥＴ） 、或いは
２次元電子ガスチャンネルによる例えば上述の）ＩＥＭ
Ｔに適用して有益なものである。
Ｃ問題点を解決するための手段〕
本発明は、チャンネル例えは前述した２次元電子ガスチ
ャンネルが形成される半導体層の、このチャンネルを制
御するゲート電極、の配置側とは反対側に接して、すわ
わち具体的には半導体基体の奥側に、このチャンネルの
形成される半導体層に比してエネルギーギャップが大き
い付加半導体層を設けて両半導体層間にヘテロ接合を形
成する。
ャンネルが形成される半導体層の、このチャンネルを制
御するゲート電極、の配置側とは反対側に接して、すわ
わち具体的には半導体基体の奥側に、このチャンネルの
形成される半導体層に比してエネルギーギャップが大き
い付加半導体層を設けて両半導体層間にヘテロ接合を形
成する。
上述したように、本発明においては、チャンネルを通ず
るキャリアに対するバリアをチャンネルに対向して設け
たヘテロ接合によって形成して、これによってキャリア
のチャンネルへの閉じ込めを行うものであり、このよう
にしてキャリアが半導体基体中を通ってソースからドレ
インに直接的に流れることを阻止する。
るキャリアに対するバリアをチャンネルに対向して設け
たヘテロ接合によって形成して、これによってキャリア
のチャンネルへの閉じ込めを行うものであり、このよう
にしてキャリアが半導体基体中を通ってソースからドレ
インに直接的に流れることを阻止する。
第１図を参照して本発明をＦＩＥＭＴに適用する場合に
ついて説明する。この例では、例えば半絶縁性のＧａＡ
ｓ単結晶より成る基板（１１）を設け、これの上に付加
半導体層（１２）と、２次元電子ガス層によるチャンネ
ル（１３）を形成する第１の半導体層（１４）と、この
第１の半導体層（１４）に比してエネルギーギャップが
大でこれとの間にヘテロ接合（１６）を形成する第２の
半導体層（１５）とを順次エピタキシャル成長して半導
体基体（１８）を構成する。これら半導体層（１２）
（１４）及び（１５）は、例えばＭＯＣＶＤ （Ｍｅ
ｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌνａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）法、或いはＭ Ｂ Ｅ （Ｍｏ
ｌｅｃｕｌａｒ ＢｅａｍＥｐｉｔａｘｙ ）法によっ
て順次連続的に形成することができる。
ついて説明する。この例では、例えば半絶縁性のＧａＡ
ｓ単結晶より成る基板（１１）を設け、これの上に付加
半導体層（１２）と、２次元電子ガス層によるチャンネ
ル（１３）を形成する第１の半導体層（１４）と、この
第１の半導体層（１４）に比してエネルギーギャップが
大でこれとの間にヘテロ接合（１６）を形成する第２の
半導体層（１５）とを順次エピタキシャル成長して半導
体基体（１８）を構成する。これら半導体層（１２）
（１４）及び（１５）は、例えばＭＯＣＶＤ （Ｍｅ
ｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌνａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）法、或いはＭ Ｂ Ｅ （Ｍｏ
ｌｅｃｕｌａｒ ＢｅａｍＥｐｉｔａｘｙ ）法によっ
て順次連続的に形成することができる。
また、第２の半導体層（１５）上には、これとの界面に
ショットキー接合（１６）を形成するショットキーゲー
ト金属（１７）例えばＴｉ／ ｐｔ／＾Ｕ金属層を被着
する。そして、このゲート金属（１７）の両側に、付加
導体層（１２）に達するように例えばＡｕ−Ｇｅ／Ａｕ
金属層をアロイして成るソース及びドレイン電極（１９
）及び（２０）を形成する。
ショットキー接合（１６）を形成するショットキーゲー
ト金属（１７）例えばＴｉ／ ｐｔ／＾Ｕ金属層を被着
する。そして、このゲート金属（１７）の両側に、付加
導体層（１２）に達するように例えばＡｕ−Ｇｅ／Ａｕ
金属層をアロイして成るソース及びドレイン電極（１９
）及び（２０）を形成する。
半導体層（１４）は例えばＧａＡｓ層より成り、半導体
！（１５）は例えばｎ型のＡｌＧａＡｓより成り、付加
半導体１（１２）は半導体１ｉｉＪ（１４）に比しエネ
ルギーギャップの人なる例えば＾ｌＧａＡｓより成る。
！（１５）は例えばｎ型のＡｌＧａＡｓより成り、付加
半導体１（１２）は半導体１ｉｉＪ（１４）に比しエネ
ルギーギャップの人なる例えば＾ｌＧａＡｓより成る。
そしζ、半導体層（１２）と付加半導体層（１４）との
間にキャリア閉じ込めのヘテロ接合（２１）を形成する
。
間にキャリア閉じ込めのヘテロ接合（２１）を形成する
。
尚、第１図の例では、半導体層（１４）と（１５）との
間にアンドープ層を介在させていない場合であるが、第
４図で説明したと同様に半導体層（１５）層でイオン化
したドナーをチャンネル（１３）から分離させるアンド
ープの例えば＾１ＧａＡＪｆを設けることもできる。
間にアンドープ層を介在させていない場合であるが、第
４図で説明したと同様に半導体層（１５）層でイオン化
したドナーをチャンネル（１３）から分離させるアンド
ープの例えば＾１ＧａＡＪｆを設けることもできる。
第２図は、第１図の構成によるＩＩＥＭＴのエネルギー
バンドモデルを示すもので、同図において、第１図の各
部に対応する部分には同一符号を付して示す。これより
明らかなようにチャンネル（１３）に対向してヘテロ接
合（２１）によるバリアが形成され、これによってチャ
ンネル（１３）内にキャリア、この場合においては、電
子の閉じ込めがなされる。
バンドモデルを示すもので、同図において、第１図の各
部に対応する部分には同一符号を付して示す。これより
明らかなようにチャンネル（１３）に対向してヘテロ接
合（２１）によるバリアが形成され、これによってチャ
ンネル（１３）内にキャリア、この場合においては、電
子の閉じ込めがなされる。
上述したようにチャンネル（１３）に対向してヘテロ接
合（２１）によるバリアを形成するものであるが、この
場合のへテロ接合（２）の位置、すなわち付加半導体層
（１４）の厚さは、２次元電子ガス層の厚さ、すなわち
チャンネル（１３）の厚さが高さ数十人であることから
これより大で、しかもこのチャンネル（１３）にできる
だけ近くバリアが形成されるように１００人程度あれば
良いものである。
合（２１）によるバリアを形成するものであるが、この
場合のへテロ接合（２）の位置、すなわち付加半導体層
（１４）の厚さは、２次元電子ガス層の厚さ、すなわち
チャンネル（１３）の厚さが高さ数十人であることから
これより大で、しかもこのチャンネル（１３）にできる
だけ近くバリアが形成されるように１００人程度あれば
良いものである。
尚、上述した例では、ＨＥＭＴに本発明を適用した場合
であるが、他のＦＥＴ例えば同様に２次元電子ガスチャ
ンネル型ＦＥＴ構成によるものの、ショットキーゲート
型構成を採らないダブルへテロ接合構造（以Ｆ Ｄｌｌ
−ＭＩＳ−ＰＵＴという）とすることもできる。このＤ
Ｉ−ＭＩＳ−ＦＥＴについて説明するが、その理解を容
易にするために、更に第５図を参照しテ前述の）ＩＥＭ
Ｔについて考察する。
であるが、他のＦＥＴ例えば同様に２次元電子ガスチャ
ンネル型ＦＥＴ構成によるものの、ショットキーゲート
型構成を採らないダブルへテロ接合構造（以Ｆ Ｄｌｌ
−ＭＩＳ−ＰＵＴという）とすることもできる。このＤ
Ｉ−ＭＩＳ−ＦＥＴについて説明するが、その理解を容
易にするために、更に第５図を参照しテ前述の）ＩＥＭ
Ｔについて考察する。
ＨＥＭＴにおいて、ｎ−八ｌＧａＡｓの、ジットキーゲ
ート金属側と、ＧａＡｓ側との各ポテンシャルの差ＱＶ
２は、ヘテロ接合のＡｌＧａＡｓ側の電界Ｅｉ２に関係
する分−ｑｄ２Ｅｉ２と、ｎ−ＡｌＧａＡｓの幅（ｄ２
−ｅ）に２ ε２ （ｄ２−ｃ）２との和で表わされる。すなわち、Ｖ２
＝ ｄ２［ｉｉ２＋ＶＰ２ ・・・・（１１
また、第５図においζ、 ｖ２＋ΔＥｃ−φＭ −ＶＧ ＋Ｅｐ −・［３１
（１１及び（３）式より ・・・・（４ン ガウスの定理により（３）式の左辺はへテロ接合よりも
ＧａＡｓ側に存在する電荷密度に等しい。ＨＥＭＴでは
アンドープＧａＡｓを用いているために、イオン化した
ドナーやアクセプターによる空間電荷は存在しない。そ
のためこの電荷密度は、チャンネルのキャリア密度の寄
与だけとなる。つまり、今ｎｓをシートキャリア密度と
すると、 ｑ ｎｓ ＝ ｔ ２ Ｅｉ２＝ −（ＶＧ−Ｖｏｆｆ
−Ｅｐ ）・・・・（５） となる。
ート金属側と、ＧａＡｓ側との各ポテンシャルの差ＱＶ
２は、ヘテロ接合のＡｌＧａＡｓ側の電界Ｅｉ２に関係
する分−ｑｄ２Ｅｉ２と、ｎ−ＡｌＧａＡｓの幅（ｄ２
−ｅ）に２ ε２ （ｄ２−ｃ）２との和で表わされる。すなわち、Ｖ２
＝ ｄ２［ｉｉ２＋ＶＰ２ ・・・・（１１
また、第５図においζ、 ｖ２＋ΔＥｃ−φＭ −ＶＧ ＋Ｅｐ −・［３１
（１１及び（３）式より ・・・・（４ン ガウスの定理により（３）式の左辺はへテロ接合よりも
ＧａＡｓ側に存在する電荷密度に等しい。ＨＥＭＴでは
アンドープＧａＡｓを用いているために、イオン化した
ドナーやアクセプターによる空間電荷は存在しない。そ
のためこの電荷密度は、チャンネルのキャリア密度の寄
与だけとなる。つまり、今ｎｓをシートキャリア密度と
すると、 ｑ ｎｓ ＝ ｔ ２ Ｅｉ２＝ −（ＶＧ−Ｖｏｆｆ
−Ｅｐ ）・・・・（５） となる。
ここに、Ｖｏｆｆミφ門−ΔＥｃ−■Ｐ２ ・・・・（
６）この（４）式中、ＥＰ２は通常０．１Ｖ以下の小さ
い値であるので、これは無視することにする。また（４
）式中８２ ／ ｄ ２はＡｌＧａＡｓ［が持つ容ｉｆ
ｃ＋であるから、 ｑｎＳ ！ＩＩ：Ｃ＋ （Ｖｅ Ｖｏｆｆ ）
・・・・（７１なる旧５−ＦＥＴで良く知られた
式となる。ここにＶｏｆｆはしきい値電１１ ｖ ｔｈ
にほかならないものであり、（６）式からこのｖｔｈに
ついてみると、（φｉ−ΔＥｃ）とＶＦ６の２つの項が
ある。ここで、（φ□−ΔＥｃ）はショットキー接合の
バリアの高さと、ヘテロ接合のバリアの高さの差で、こ
れは各物質（Ｍ−１−３）の組合せに依存する量であり
、ｖＰ２は、前述したようにＡｌＧａＡｓ中のイオン化
したドナー、すなわち空間電荷がうけもつ電位差である
。
６）この（４）式中、ＥＰ２は通常０．１Ｖ以下の小さ
い値であるので、これは無視することにする。また（４
）式中８２ ／ ｄ ２はＡｌＧａＡｓ［が持つ容ｉｆ
ｃ＋であるから、 ｑｎＳ ！ＩＩ：Ｃ＋ （Ｖｅ Ｖｏｆｆ ）
・・・・（７１なる旧５−ＦＥＴで良く知られた
式となる。ここにＶｏｆｆはしきい値電１１ ｖ ｔｈ
にほかならないものであり、（６）式からこのｖｔｈに
ついてみると、（φｉ−ΔＥｃ）とＶＦ６の２つの項が
ある。ここで、（φ□−ΔＥｃ）はショットキー接合の
バリアの高さと、ヘテロ接合のバリアの高さの差で、こ
れは各物質（Ｍ−１−３）の組合せに依存する量であり
、ｖＰ２は、前述したようにＡｌＧａＡｓ中のイオン化
したドナー、すなわち空間電荷がうけもつ電位差である
。
更にこのＨＥＭＴのしきい値電圧ｖｔｈについて具体的
にのると、今ｎｌＧａＡｓ層として＾１０．３ Ｇ ａ
ｏ、ｗ Ａ ｓとすると、 ΔＥｃ：０．３２Ｖ φＭγ１．ｉ３Ｖ ε２字１１．５６０ で、φ■−ΔＥＣン０．８■となるので、もし、ＡｌＧ
ａＡｓ中 −〇であるので、ｖｔｈ丼０．８■のノーマリ−オフの
ＦＥＴとなる。そこで、このＨＥＭＴにおいては、Ａｌ
ＧａＡｓにドナー不純物のドープを行ってＶＦ６に有限
の値を与えて、ｖｔｈ午０．或いはＶｔｈ＜０（ノーマ
リ−オン）を得ることになる。−しかしながら、このＨ
ＥＭＴにおいては、本来的にφＨ≠ΔＥＣで、例えばφ
ｉ−ΔＥｃ字０゜８■であるがために、ｖ ｔｈ＜ ｏ
のノーマリ−オンのＦＥＴを得るためには、Ｖ’Ｐ２に
大きな値を必要とすることになり、これがため例えはｎ
−ＡｌＧａＡｓ中 量を比較的太き（する。ところが、このように、比較的
高濃度に不純物がドープされたｎ−ΔｌＧａＡｓによっ
てヘテロ界面を構成する場合、例えば製造工程中の熱処
理時の加熱に際してｎ−ＡｌＧａＡｓ中のドナーの再分
布を生じ、これがＦＥＴの特性、特に２次元電子ガスの
電子移動度を低下させてしまうなどの不安定性を招来す
る。
にのると、今ｎｌＧａＡｓ層として＾１０．３ Ｇ ａ
ｏ、ｗ Ａ ｓとすると、 ΔＥｃ：０．３２Ｖ φＭγ１．ｉ３Ｖ ε２字１１．５６０ で、φ■−ΔＥＣン０．８■となるので、もし、ＡｌＧ
ａＡｓ中 −〇であるので、ｖｔｈ丼０．８■のノーマリ−オフの
ＦＥＴとなる。そこで、このＨＥＭＴにおいては、Ａｌ
ＧａＡｓにドナー不純物のドープを行ってＶＦ６に有限
の値を与えて、ｖｔｈ午０．或いはＶｔｈ＜０（ノーマ
リ−オン）を得ることになる。−しかしながら、このＨ
ＥＭＴにおいては、本来的にφＨ≠ΔＥＣで、例えばφ
ｉ−ΔＥｃ字０゜８■であるがために、ｖ ｔｈ＜ ｏ
のノーマリ−オンのＦＥＴを得るためには、Ｖ’Ｐ２に
大きな値を必要とすることになり、これがため例えはｎ
−ＡｌＧａＡｓ中 量を比較的太き（する。ところが、このように、比較的
高濃度に不純物がドープされたｎ−ΔｌＧａＡｓによっ
てヘテロ界面を構成する場合、例えば製造工程中の熱処
理時の加熱に際してｎ−ＡｌＧａＡｓ中のドナーの再分
布を生じ、これがＦＥＴの特性、特に２次元電子ガスの
電子移動度を低下させてしまうなどの不安定性を招来す
る。
これに比し、ＤＨ−Ｍｉｓ−ＦＥＴ構成は、 ｖ ｔｈ
）値の選定の自由度が大であり、例えばｖｔｈ＜ ｏを
も容易に設定できるものである。第３図は、このＤ）ｌ
−旧５−ＦＥＴ構成とした場合で、この第３図において
、第１図と対応する部分には同一符号を付して重複説明
を省略する。すなわち、このＤＨ−ＭＩＳ−ＦＥＴにお
いては、第１図におけるショットキー接合（１６）に代
えてヘテロ接合（２６） （以下へテロ接合（１６）
を第１のへテロ接合と呼称し、ヘテロ接合（２６）を第
２のへテロ接合という）を形成する第３の半導体層（２
７）を設け、この第３の半導体層（２７）自体をゲート
電極とするか、この半導体層（２７）上にオーミックに
ゲート電極（２８）を被着するものである。
）値の選定の自由度が大であり、例えばｖｔｈ＜ ｏを
も容易に設定できるものである。第３図は、このＤ）ｌ
−旧５−ＦＥＴ構成とした場合で、この第３図において
、第１図と対応する部分には同一符号を付して重複説明
を省略する。すなわち、このＤＨ−ＭＩＳ−ＦＥＴにお
いては、第１図におけるショットキー接合（１６）に代
えてヘテロ接合（２６） （以下へテロ接合（１６）
を第１のへテロ接合と呼称し、ヘテロ接合（２６）を第
２のへテロ接合という）を形成する第３の半導体層（２
７）を設け、この第３の半導体層（２７）自体をゲート
電極とするか、この半導体層（２７）上にオーミックに
ゲート電極（２８）を被着するものである。
また、この場合においても、第１の半導体層（１４）に
接して、これに比しエネルギーギャップの大なる付加半
導体層（２７）を設ける。
接して、これに比しエネルギーギャップの大なる付加半
導体層（２７）を設ける。
そして、ここに第１、第２及び第３の各半導体ｊ−の（
１４） 、 （１５）及び（２７）の各半導体材料は
、夫々の伝導帯の底のレベルＥｃｔ＋ ＥＣ２及びＥＣ
３が、Ｅｃｚ２Ｅｃ３＜ＥＣ２となるように、すなわち
一般には各半導体層（１４） 、 （１，５）及び（
２７）の各エネルギーギャップすなわち禁止帯幅を夫々
Ｅｇ１． Ｅｇｔ及びＥｇ３とするとき、Ｅｇｉ厄Ｅｇ
３＜Ｅｇｔとされ、第２及び第１の半導体層間、第２及
び第３の半導体層間に夫々所要のバリアΔＥＣＩ及びΔ
ＥＣＭを有する第１及び第２のへテロ接合（１６）及び
く２６）を形成したダブルへテロ構造のゲート部を有す
るＤＩ−Ｍｉｓ−ＦＥＴを構成するものである。。この
構成によるＤＨ−ＭＩＳ−Ｆｌ！Ｔは、動作時において
第２の半導体層（１５）側が空乏化しその第１のへテロ
接合（１６）の低不純物濃度の第１の半導体層（１４）
側に２次元電子ガス層によるチャンネル（１３）が同様
に構成される。今、例えば第１の半導体層（１３）は、
不純物がドープされない例えばＧａＡｓより成り、第３
の半導体層（２７）は、例えば第１の半導体層（１４）
と同一材料のＧａＡｓよりなり、第２の半導体ｒｆｔ
（１５） ハ＄ １ 及ヒｍ ３ （Ｄ半導体層 （１
４） 及ヒ（２７）に比してそのエネルギーギャップが
大きい＾ｌＧａＡｓより構成してＥｇｔ ＝ Ｅｇ３＜
Ｅｇｔとし、第２及び第３の半導体１ｔｊ（１５）及
び（２７）が夫々ドナー不純物がドープされて成る構成
とする場合についてみる。
１４） 、 （１５）及び（２７）の各半導体材料は
、夫々の伝導帯の底のレベルＥｃｔ＋ ＥＣ２及びＥＣ
３が、Ｅｃｚ２Ｅｃ３＜ＥＣ２となるように、すなわち
一般には各半導体層（１４） 、 （１，５）及び（
２７）の各エネルギーギャップすなわち禁止帯幅を夫々
Ｅｇ１． Ｅｇｔ及びＥｇ３とするとき、Ｅｇｉ厄Ｅｇ
３＜Ｅｇｔとされ、第２及び第１の半導体層間、第２及
び第３の半導体層間に夫々所要のバリアΔＥＣＩ及びΔ
ＥＣＭを有する第１及び第２のへテロ接合（１６）及び
く２６）を形成したダブルへテロ構造のゲート部を有す
るＤＩ−Ｍｉｓ−ＦＥＴを構成するものである。。この
構成によるＤＨ−ＭＩＳ−Ｆｌ！Ｔは、動作時において
第２の半導体層（１５）側が空乏化しその第１のへテロ
接合（１６）の低不純物濃度の第１の半導体層（１４）
側に２次元電子ガス層によるチャンネル（１３）が同様
に構成される。今、例えば第１の半導体層（１３）は、
不純物がドープされない例えばＧａＡｓより成り、第３
の半導体層（２７）は、例えば第１の半導体層（１４）
と同一材料のＧａＡｓよりなり、第２の半導体ｒｆｔ
（１５） ハ＄ １ 及ヒｍ ３ （Ｄ半導体層 （１
４） 及ヒ（２７）に比してそのエネルギーギャップが
大きい＾ｌＧａＡｓより構成してＥｇｔ ＝ Ｅｇ３＜
Ｅｇｔとし、第２及び第３の半導体１ｔｊ（１５）及
び（２７）が夫々ドナー不純物がドープされて成る構成
とする場合についてみる。
この場合、第２の半導体層（１５）を挾む両側の第１及
び第３の半導体！（１４）及び（２７）が同一材料の化
合物半導体ＧａＡｓによって構成されていることによっ
て第１及び第２の両へテロ接合のバリアの高さΔＥＣＩ
及びΔＥｃＩはほぼ同等となる。
び第３の半導体！（１４）及び（２７）が同一材料の化
合物半導体ＧａＡｓによって構成されていることによっ
て第１及び第２の両へテロ接合のバリアの高さΔＥＣＩ
及びΔＥｃＩはほぼ同等となる。
このような構成によるＤＨ−旧５−ＰＥＴにおいても、
アンドープのすなわち、低不純物濃度の第１の半導体層
（１４）に２次元電子ガス層によるチャンネル（１３）
を形成するものであるので、高い電子移動度を得ること
ができ商速のＦＥＴを得ることができるものである。
アンドープのすなわち、低不純物濃度の第１の半導体層
（１４）に２次元電子ガス層によるチャンネル（１３）
を形成するものであるので、高い電子移動度を得ること
ができ商速のＦＥＴを得ることができるものである。
そしζ、この０旧ＭＩＳ−ＦＥＴにおけるしきい値電圧
Ｖ ｔｈ （Ｖｏｆｆ ）ば、前述した（６）式に対応
して夫々第１及び第２の−・テロ接合の各バリアをΔＥ
ＣＩ及びΔＥｃｎとするとき、 ｖｔｈ−ΔＥＣＭ−ΔＥａｒ−ＶＰ２ ＝ （６
’）となり、またここにΔＥｃｍ 字ΔＥａｒであるの
で、ｖｔｈはほぼＶＦ６によって決まる。即ぢ、（２）
式で説明したように、第２の半導体Ｉ’！（１５）にお
けるドナー濃度Ｎ２及びその厚さくｄ２ ｅ）及び誘電
率ε２によって決まるものであるのでそのドナー濃度Ｎ
２を選定することによってＶＦ６の設定、従ってｖｔｈ
の設定、したがってｖ ｔｈ＜ ｏを容易に得ることが
できることになる。
Ｖ ｔｈ （Ｖｏｆｆ ）ば、前述した（６）式に対応
して夫々第１及び第２の−・テロ接合の各バリアをΔＥ
ＣＩ及びΔＥｃｎとするとき、 ｖｔｈ−ΔＥＣＭ−ΔＥａｒ−ＶＰ２ ＝ （６
’）となり、またここにΔＥｃｍ 字ΔＥａｒであるの
で、ｖｔｈはほぼＶＦ６によって決まる。即ぢ、（２）
式で説明したように、第２の半導体Ｉ’！（１５）にお
けるドナー濃度Ｎ２及びその厚さくｄ２ ｅ）及び誘電
率ε２によって決まるものであるのでそのドナー濃度Ｎ
２を選定することによってＶＦ６の設定、従ってｖｔｈ
の設定、したがってｖ ｔｈ＜ ｏを容易に得ることが
できることになる。
尚上述したＤＩ（−ＭＩＳ−ＦＥＴでは、第１及び第３
の半導体層を、同一材料によって構成した場合であるが
、第３の半導体層（２７）を第１の半導体層（１４）と
は異る材料より構成して、Ｅｇｘ ＜ Ｅｇ３＜ Ｅｇ
２とし、ΔＥＩＪ＜ΔＥｃＩとするときは、同様に（６
′）式から、ｖ ｔｈ＜ ｏを得ることができる。
の半導体層を、同一材料によって構成した場合であるが
、第３の半導体層（２７）を第１の半導体層（１４）と
は異る材料より構成して、Ｅｇｘ ＜ Ｅｇ３＜ Ｅｇ
２とし、ΔＥＩＪ＜ΔＥｃＩとするときは、同様に（６
′）式から、ｖ ｔｈ＜ ｏを得ることができる。
面、上述した各側においては、２次元電子ガス層による
チャンネルを有するＦＥＴであるが、ＧａＡｓ等の化合
物半導体層自体によってチャンネルを形成し、これに形
成したショットキーゲート接合からの空乏層によってチ
ャンネルの厚さを制御するようにし九ＭＥＳ−ＦＥＴ等
にも本発明を適用することができる。
チャンネルを有するＦＥＴであるが、ＧａＡｓ等の化合
物半導体層自体によってチャンネルを形成し、これに形
成したショットキーゲート接合からの空乏層によってチ
ャンネルの厚さを制御するようにし九ＭＥＳ−ＦＥＴ等
にも本発明を適用することができる。
上述したように本発明によればチャンネル部に対応して
ヘテロ接合によるキャリアの閉じ込めを行うようにした
ので、ショートチャンネル効果によるキャリアがソース
からドレインに直接向うことを抑制することができる。
ヘテロ接合によるキャリアの閉じ込めを行うようにした
ので、ショートチャンネル効果によるキャリアがソース
からドレインに直接向うことを抑制することができる。
そして、このキャリアの閉じ込めを従来のようにＰＮ接
合によらずヘテロ接合によって行うようにしたので、そ
の閉じ込めを確実に行うことができると共に、冒頭に述
べた不純物をドープすることによる不都合を回避でき、
特に化合物半導体によるＦＥＴのようにＭＯＣＶＩＩ、
ＭＢ Ｅ法等によって形成する場合にはこの付加半導
体層を他の半導体層のＭＯＣＶＤ、 Ｍ Ｂ Ｅ法等の
工程で一連の作業として形成できるので作業性を（４１
４−ドさせることも回避できる。
合によらずヘテロ接合によって行うようにしたので、そ
の閉じ込めを確実に行うことができると共に、冒頭に述
べた不純物をドープすることによる不都合を回避でき、
特に化合物半導体によるＦＥＴのようにＭＯＣＶＩＩ、
ＭＢ Ｅ法等によって形成する場合にはこの付加半導
体層を他の半導体層のＭＯＣＶＤ、 Ｍ Ｂ Ｅ法等の
工程で一連の作業として形成できるので作業性を（４１
４−ドさせることも回避できる。
第１図は本発明による電界りＪ果トランジスタの一例の
路線的拡大断面し１、）、５２図はそのエネルギーバン
ドモデル図、第３ ）３′７＋は本発明による電界効果
トランジスタの他の例の路線的拡大１１「面し１、第４
ヌｌは従来の電界効果トランジスタの路線的拡大断面図
、残）５図はそのエネルギーバンドモデル図である。 （１１）・・・・基根、（１２）・・・・付加半導体層
、（１３）・・・・チャンネル、（１４）・・・・第１
の半導体層、（１５）・・・・第２の半導体層、（１８
）・・・・半導体基体、（２７）・・・・第３の半導体
層。 同 松隈秀盛６１．５４、１ ｑＨ；’、４．１．）ｉ 第５図
路線的拡大断面し１、）、５２図はそのエネルギーバン
ドモデル図、第３ ）３′７＋は本発明による電界効果
トランジスタの他の例の路線的拡大１１「面し１、第４
ヌｌは従来の電界効果トランジスタの路線的拡大断面図
、残）５図はそのエネルギーバンドモデル図である。 （１１）・・・・基根、（１２）・・・・付加半導体層
、（１３）・・・・チャンネル、（１４）・・・・第１
の半導体層、（１５）・・・・第２の半導体層、（１８
）・・・・半導体基体、（２７）・・・・第３の半導体
層。 同 松隈秀盛６１．５４、１ ｑＨ；’、４．１．）ｉ 第５図
Claims (1)
- チャンネルが形成される半導体層の上記チャンネルを
制御するゲート電極の配置側とは反対側に接して上記チ
ャンネルが形成される半導体層に比してエネルギーギャ
ップが大なる付加半導体層が上記チャンネルに対向して
設けられて成る電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59171183A JPS6149476A (ja) | 1984-08-17 | 1984-08-17 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59171183A JPS6149476A (ja) | 1984-08-17 | 1984-08-17 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6149476A true JPS6149476A (ja) | 1986-03-11 |
Family
ID=15918540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59171183A Pending JPS6149476A (ja) | 1984-08-17 | 1984-08-17 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6149476A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62243367A (ja) * | 1986-04-15 | 1987-10-23 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタ |
| JPS63132484A (ja) * | 1986-11-22 | 1988-06-04 | Sony Corp | 接合型電界効果トランジスタの製造方法 |
| JPH01154991A (ja) * | 1987-12-12 | 1989-06-16 | Tomotake Shigemori | 重合管式堀削並管埋設同時施工装置及び該装置による堀削並管埋設方法 |
| US5111256A (en) * | 1988-12-27 | 1992-05-05 | Nec Corporation | High speed semiconductor device and an optelectronic device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57198661A (en) * | 1981-06-01 | 1982-12-06 | Fujitsu Ltd | Semiconductor device |
| JPS59184573A (ja) * | 1983-04-05 | 1984-10-19 | Nec Corp | 電界効果トランジスタ |
-
1984
- 1984-08-17 JP JP59171183A patent/JPS6149476A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57198661A (en) * | 1981-06-01 | 1982-12-06 | Fujitsu Ltd | Semiconductor device |
| JPS59184573A (ja) * | 1983-04-05 | 1984-10-19 | Nec Corp | 電界効果トランジスタ |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62243367A (ja) * | 1986-04-15 | 1987-10-23 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタ |
| JPS63132484A (ja) * | 1986-11-22 | 1988-06-04 | Sony Corp | 接合型電界効果トランジスタの製造方法 |
| JPH01154991A (ja) * | 1987-12-12 | 1989-06-16 | Tomotake Shigemori | 重合管式堀削並管埋設同時施工装置及び該装置による堀削並管埋設方法 |
| US5111256A (en) * | 1988-12-27 | 1992-05-05 | Nec Corporation | High speed semiconductor device and an optelectronic device |
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