JPS6149820B2

JPS6149820B2 -

Info

Publication number: JPS6149820B2
Application number: JP53079006A
Authority: JP
Inventors: Takao Nakano; Yasutaka Horiba
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1978-06-28
Filing date: 1978-06-28
Publication date: 1986-10-31
Also published as: JPS556853A

Description

【発明の詳細な説明】本発明は半導体装置、特に静電誘導トランジス
タ論理装置（以下SITLと言う。）に関するもので
ある。

静電誘導トランジスタ論理装置はインテグレー
テツド・インジエクシヨン・ロジツク（以下IIL
という。）における逆動作のバイポーラトランジ
スタを縦構造のスタテイツク・インダクシヨン・
トランジスタ（以下SITという。）あるいはフイ
ールド・エフエクト・トランジスタ（以下FET
という。）に置換したものであり、その原形は
Digest of Technical Papers The 8th
Conference on Solid State Devices、Ａ−２−
6pp.56−54に紹介されている。

第１図ａ，ｂはかゝるSITLの基本構造を示す
平面およびその−′断面図である。第１図に
おいて、１０は低比抵抗を有するn⁺形半導体よ
り成る基板、１１は上記基板１０の一主表面１０
ｓの上に形成された高比抵抗のn^-形半導体より
成る領域である。また１２，１３は上記領域１１
の一主表面１１ｓに面し、かつ互いに横方向に対
向して設けられたｐ形半導体より成る領域であ
る。１４で代表される１４ａ，１４ｂ，１４ｃは
上記主表面１１ｓに面し、主表面１１ｓ上におい
て領域１３に包囲され、互いに隔離して設けられ
たn⁺形半導体より成る領域である。また上記領
域１１の内、領域１３に囲まれ、かつ上記領域１
４ａ，１４ｂ，１４ｃ直下の部分領域を１１ａ，
１１ｂ，１１ｃとして示してある。そして同図中
上記領域１２，１１，１３はそれぞれエミツタ、
ベース、コレクタとするpnpトランジスタTpを
構成する。また領域１０，１３，１４ａおよび１
１ａはそれぞれをソース、ゲート、ドレインおよ
びチヤネル領域とするSITまたはFET Taを構成
する。同様にしてSITまたはFET Tb，Tcも構
成されている。

次に第１図に示すSITLの動作を説明する。ま
ずpnpトランジスタTpのエミツタとして動作す
る領域１２が基板１０に対し正電位にバイアスさ
れると、正孔がベースとして動作する領域１１に
注入され、コレクタとして動作する領域１３に集
められる。

いまもし、領域１３の電極Ｇが外部と切離され
電気的に開放状態になつている場合について見れ
ば、上記正孔は領域１３に捕獲され領域１３を正
電位に帯電させる。しかもこの帯電された領域１
３はSITのゲートとしても働らくから、この場合
すなわち正電位になつた場合チヤネル領域１１
ａ，１１ｂ，１１ｃに拡がつていた空乏層が縮退
しSIT Ta，Tb，Tcが導通して、ドレインDa，
Db，Dcはほゞ基板電位に低い低電位になる。

次に領域１３の電極Ｇに外部から接地電位が与
えられた場合、すなわち接地電極Ｓとの間に低抵
抗の導電路が存在している場合について見れば、
上記のコレクタとして働らく領域１３に流入した
正孔は電極Ｇを経て接地電極Ｓに流出し、領域１
３をほゞ接地電位に保たれる。しかもこの領域１
３はSITのゲートとしても動作するものである
が、この場合はほゞ接地電位に保たれるから、チ
ヤネル領域１１ａ，１１ｂ，１１ｃには空乏層が
拡がつており、SIT Ta，Tb，Tcは非導通とな
り、ドレインDa，Db，Dcは基板１０とは異つた
それぞれ独立の電位、すなわちドレインバイアス
回路によつて定まる電位をとることができる。

このように領域１２は正孔を注入するエミツ
タ、領域１３は正孔を捕獲するコレクタであると
同時に、チヤネル領域を制御するゲートとして働
らくから、上記電極Ｓを接地電位として領域１２
の電極Isを電極Ｓに対して正にバイアスし、電極
Ｇに入力端子として、それへフローテイング電位
あるいは接地電位を与えれば、領域１４ａ，１４
ｂ，１４ｃのそれぞれの電極Da，Db，Dcを出力
端子とし、それをフローテイング状態あるいは接
地状態と成り得る。したがつて各出力端子に他の
SITL構造の入力端子を接続すれば、それがドレ
インバイアス源となり、単位のマルチドレイン形
インバータとして動作するから、このマルチドレ
イン形インバータを基本回路として用い種々の論
理回路を構成することができる。

しかしながら、第１図に示したように従来の
SITL構造においては、領域１３の底面１３ｂと
領域１１との間には動作上不要な接合容量が存在
し、それが領域１３の充放電速度を低下させる要
因の１つとなつていた。

またスイツチングトランジスタTa，Tb，Tcを
導通させるためには、ゲートとして働く領域１３
を領域１２からの正孔電流によつて正電位に帯電
させる必要があるが、そのとき領域１３と領域１
１との間の接合は順方向にバイアスされ、順方向
電流として正孔が流出するため領域１３の帯電速
度が遅くなるという問題点もある。

また領域１３が正電位になつたとき、領域１３
から、領域１１中に正孔が注入されるので少数キ
ヤリア蓄積効果が生じ、トランジスタTa，Tb，
Tcをオン状態からオフ状態へスイツチングする
場合のスイツチング速度が低下するという問題点
もある。

さらにまた、エミツタ１２の底面から領域１１
中に注入される正孔のかなりの部分は領域１３に
捕獲されず、基板１０に流れて、SITL動作に直
接関係しない無効電流になるため、電流の利用効
率が低いという問題点もある。

本発明は上記のような従来の問題点を解決する
ためになされたもので、接合容量を減少させると
ともに不要な少数キヤリアの注入を防止すること
により、高速性および電力効率の改善された新し
い静電誘導トランジスタ論理装置を提供するもの
であり、以下本発明をその一実施例について図面
を用いて詳細に説明する。

第２図においてａは平面図、ｂは上記平面図ａ
の−′に沿つた断面図を示す。同図中１０は
低比抵抗を有するn⁺形半導体より成る基板、１
１は上記基板１０の一主表面１０ｓの上に形成さ
れた高比抵抗のn^-形半導体より成る領域であ
る。１２０，１３０は上記領域内に埋め込まれた
絶縁物であり、１２１，１３１は上記領域１１の
主表面１１ｓに面し、互いに対向して設けられた
導電性の領域であり、それらは上記絶縁物１２
０，１３０上に設けられている。

また１２２，１３２は領域１２１，１３１の外
壁に接触して存在するｐ形半導体より成る領域で
あり、１３３は領域１３１の内壁に接触して存在
するｐ形半導体より成る領域である。さらに１４
ａ，１４ｂ，１４ｃは主表面１１ｓに面し、上記
領域１３１および１３３によつて囲まれたn^-形
半導体領域１１ａ，１１ｂ，１１ｃの表面に設け
られたn⁺形半導体より成る領域である。

また１２４，１３４は上記絶縁物１２０，１３
０に接し、かつその下部に設けられたn⁺形半導
体より成る領域である。第２図において領域１２
２，１１，１３２はそれぞれをエミツタ、ベー
ス、コレクタとするpnpトランジスタTpを構成
する。また領域１０，１３３，１４ａおよび１１
ａはそれぞれをソース、ゲート、ドレインおよび
チヤネル領域とするSITまたはFET Taを構成す
る。

このとき本発明において重要なことは、上記し
た領域１３４が上記領域１０とともにソースを構
成している点である。同様にしてその他のSITま
たはFET Tb，Tcが構成される。

次に第２図に示すSITLの動作を説明する。

まず、電極Isが電極Ｓに対し正バイアスされる
と、領域１２１を介してpnpトランジスタのエミ
ツタとして働らく領域１２２とベースとして働ら
く領域１１ｄとの間のpn接合が順バイアスさ
れ、したがつて正孔が領域１２２から領域１１へ
注入され、かつコレクタとして働らく領域１３２
に集められる。

いまもし、領域１３１の電極Ｇが外部と切離さ
れ電気的に開放状態になつた場合についてみれ
ば、領域１３１，１３２，１３３は互いに導電性
接触を有するから、集められた正孔により領域１
３１，１３２，１３３が正に帯電する。領域１３
３が正電位になればチヤネル領域１１ａ，１１
ｂ，１１ｃに拡がつていた空乏層が縮退し、トラ
ンジスタTa，Tb，Tcが導通してドレインDa，
Db，Dcはほゞ基板電位に近い低電位になる。

次に領域１３１，１３２，１３３に対する電極
Ｇに外部から接地電位が与えられた場合、すなわ
ち電極Ｇと接地電極Ｓとの間に低抵抗の導電路が
存在している場合について見れば、上記コレクタ
１３２に集められた正孔は電極Ｇを経由して電極
Ｓに流出し、領域１３１，１３２，１３３を正に
帯電させることができなくなるから、チヤネル領
域１１ａ，１１ｂ，１１ｃには空乏層が拡がつた
状態となり、SIT Ta，Tb，Tcは非導通とな
り、領域１４ａ，１４ｂ，１４ｃは基板１０とは
異つたそれぞれ独立の電位を取ることができる。
従つて、第１図の場合と同様に領域１２１，１２
２はエミツタ、領域１３１，１３２，１３３はイ
ンジエクタから注入された正孔を集めるコレクタ
であると同時にチヤネル領域１１ａ，１１ｂ，１
１ｃを制御するゲートとして働らくから上記電極
Ｓを接地電位とし、電極Isを電極Ｓに対して正バ
イアスし、電極Ｇを入力端子として、それへフロ
ーテイング電位あるいは接地電位を与えれば、電
極Da，Db，Dcを出力端子とし、それをフローテ
イング状態あるいは接地状態と成し得る。したが
つて各出力端子に他のSITL構造の入力端子を接
続すれば、それがドレインバイアス源ともなり単
位のマルチドレイン形インバータとして動作する
ので、このマルチドレイン形インバータを基本回
路として用い、種々の論理回路を構成することが
できる。

以上説明したように、本発明のSITにおいて
は、ゲート領域１３１の下面と領域１１との間に
は絶縁物１３０が存在するため、ゲート領域１３
１の下面には寄生接合容量が存在しない。従つて
ゲート容量を著しく削減することができ、領域１
３の充放電速度を速めることができ、ひいては
SITLのスイツチング速度を向上させることがで
きる。

本発明の構造においても、領域１２１からの電
流によつて、ゲート領域１３１を正電位に帯電さ
せる必要があり、ゲート領域１３２，１３３と領
域１１との間の接合を順バイアスするが、このと
き絶縁物１３０の存在によつてゲート底面から領
域１１に流れる順方向接合電流はなくなり、した
がつて第１図の場合に比べると、この時の電流は
遥かに小さく、したがつてゲートの充電速度を速
めることができ、ひいてはSITLのスイツチング
速度を向上させることができる。

また本発明の構造においては、上記のように絶
縁物１３０の存在によつてゲート底面１３１ｂか
らは領域１１に正孔が注入されない。したがつて
少数のキヤリア蓄積効果が極めて少なくなり、
SITLのスイツチング速度を向上させることがで
きる。

さらにまた本発明の構造においては、エミツタ
の底面に絶縁物１２０が存在するため、エミツタ
からの注入電流のうち、基板１０に流れる無効電
流を少なくすることができ、上述のようにゲート
領域１３１を正電位に帯電させるための電流も少
なくてすむ。したがつて電力効率を著しく高める
ことができる。

さらにまた本発明においては領域１２４，１３
４の存在により、領域１２１，１３１から領域１
１に注入されたキヤリアが領域１２１，１３１の
下方へ拡散するのを防止し、またもし、領域１２
１，１３１の方へ行つても再結合させる効果があ
り、したがつて横方向pnpトランジスタ部分での
電流効率をさらに向上させることができるととも
に少数キヤリアの蓄積をおさえてスイツチング速
度を上げることもできる。

さらにまた上記領域１３４はSITのソースとし
ても働らくから、ドレイン・ソース間の直列抵抗
をへらすことができる。

以上本発明の一実施例を第２図について説明し
たが、次にかゝるSITLの製造方法について説明
を加える。

まず、n⁺形半導体より成る基板１０を用意
し、その上にエピタキシヤル法等によりn^-形の
領域１１の下部層１１ａを形成し、ここでエピタ
キシヤル成長を中断し、領域１１ａの表面に酸化
膜１２０，１３０を形成する。このとき酸化膜１
２０，１３０中に領域１２４，１３４を形成する
ためのｎ形不純物を含ませておく。引き続きエピ
タキシヤル法により領域１１ａと同一または異な
る不純物濃度の結晶を継続して成長させる。その
時領域１２０，１３０の上には多孔質のポリシリ
コンより成る領域１２１，１３１が形成される
が、領域１２１，１３１の存在しない部分には
n^-形単結晶より成る領域１１ｂが引き続き形成
される。領域１３１によつて囲まれた部分には領
域１１の部分領域としてチヤネル領域１１ａ，１
１ｂ，１１ｃが形成され、さらにこの工程におけ
る熱処理によつて上記酸化膜１２０，１３０に含
まれていた不純物が、その上方および下方に拡散
し、領域１２４，１３４が得られる。

つぎに上述のようにして形成された領域１２
１，１３１の主表面１２１ｓ，１３１ｓからｐ形
不純物を導入する。このときの不純物の量は、上
記酸化膜１２０，１３０からその上方に導出され
る不純物濃度を充分打ち消して、そこにｐ形の領
域が形成される程度に選らばれる。一般にポリシ
リコンに対する不純物の拡散速度は単結晶シリコ
ンに対するそれより大きいから、この過程におい
て単結晶層にほとんど拡散を行なうことなくポリ
シリコン層中に多量の不純物を深く導入すること
ができるから、この拡散工程または以後の製造過
程において領域１２１，１３１内のｐ形不純物を
側方に拡散させ、コントロールされた薄い巾のｐ
形半導体より成る領域１２２，１３２，１３３を
形成することができ、また領域１２１，１３１自
体を高導電性とすることができる。

続いて領域１１のチヤネル領域１１ａ，１１
ｂ，１１ｃ部上の主表面１１ｓからｎ形不純物を
導入してn⁺形半導体より成る領域１４ａ，１４
ｂ，１４ｃを形成し、最後に領域１０，１２，１
３，１４ａ，１４ｂ，１４ｃに対し電極Ｓ，Is，
Ｇ，Da，Db，Dcを設けることにより第２図に示
したようなSITLを完成させることができる。

次に本発明のSITLを製造するための他の方法
を第３図を用いて説明する。

まずn⁺形半導体より成る基板１０の所望部分
に基板１０の不純物濃度より高濃度のn⁺⁺形半導
体より成る領域１２５，１３５を形成しておき、
その後は先の実施例とほゞ同様な処理を行なう。
そうすると、上記n⁺⁺形半導体より成る領域１２
５，１３５からn^-形の領域１１中にｎ形不純物
が拡散し、そこにn⁺形半導体より成る領域１２
４，１３４が形成される。したがつてこの例にお
いては、上記酸化膜１２０，１３０中にｎ形不純
物を入れておかなくともよい。

以上の説明は主として、pnpバイポーラトラン
ジスタとｎチヤネル形SITによるSITLについて
説明したが、さらにまた本発明は上記の実施例に
限定されるものではなく、例えばｐ形部分をｎ形
に、ｎ形部分円ｐ形に入れ替えたpnpバイポーラ
トランジスタとｐチヤネル形SITによるSITLに
も適用し得ることは言うまでもない。

さらにまた上記実施例においては、ドレイン領
域１４の全周辺にゲート電極が位置している例に
ついて説明したが、ドレイン領域とゲート電極と
の関係は、両者が接触または近接対向していれば
ドレイン領域の周辺の一部にゲート電極を形成し
てもよい。

【図面の簡単な説明】

第１図ａおよびｂはそれぞれ従来の静電誘導ト
ランジスタ論理装置の一例を示す平面図およびそ
の−′に沿つた断面図、第２図ａおよびｂは
それぞれ本発明の静電誘導トランジスタ論理装置
の一実施例を示す平面図およびその−′に沿
つた断面図、第３図ａおよびｂはそれぞれ本発明
の静電誘導トランジスタ論理装置の一実施例を示
す平面図およびその−′に沿つた断面図であ
る。１０，１０ｓ……n⁺形半導体基板およびその
主表面、１１，１１ｓ……n^-形半導体領域およ
びその主表面、１１ａ，１１ｂ，１１ｃ，１１ｄ
……n^-形半導体領域、１２，１２ｂ……ｐ形半
導体領域およびその底面、１３，１３ｂ……ｐ形
半導体領域およびその底面、１４，１４ａ，１４
ｂ，１４ｃ……n⁺形領域、１２０……絶縁物、
１２１……導電性領域、１２２……ｐ形半導体領
域、１２４……n⁺形半導体領域、１２５……n⁺⁺
形半導体領域、１３０……絶縁物、１３１……導
電性領域、１３２……ｐ形半導体領域、１３４…
…n⁺形半導体領域、１３５……n⁺⁺形半導体領
域、Da，Db，Dc……ドレイン電極、Ｇ……ゲー
ト電極、Is……インジエクタ電極、Ｓ……接地電
極、Ta，Tb，Tc……トランジスタ。

Claims

【特許請求の範囲】１低比抵抗の第１導電形半導体から成る基板
と、上記基板上に設けられた高比抵抗の第１導電
形の第１の領域と、第１の領域の上記基板と接す
る側とは反対側の主表面にその上面を有し且つ第
１の領域内にその下面を有する第２、第３の領域
と、上記第２の領域の下面および上記第３の領域
の下面にそれぞれ位置する絶縁膜と、上記絶縁膜
と上記基板との間の上記第１の領域内に部分的に
形成され且つ上記第１の領域より不純物濃度の高
い第１導電形の追加領域と、第３の領域によつて
囲まれた上記第１の領域から成る一個または互い
に離隔せる複数個のチヤネル部分と、該チヤネル
部分において主表面に面して設けられた低比抵抗
の第１導電形の第４の領域と、上記第２の領域と
導電性接触を有し且つ第１の領域内に設けられた
第２導電形の第５の領域と、上記第３の領域の外
周において該第３の領域と導電性接触を有し且つ
上記第１領域に面して設けられた第２導電形の第
６の領域と、上記第３の領域の内周において該第
３の領域と導電性接触を有し且つ上記第１の領域
のチヤネル部に面して設けられた第２導電形の第
７の領域とを具備して成り、上記第５の領域をバ
イポーラトランジスタのエミツタ、第６の領域を
そのコレクタ、上記エミツタ、コレクタ間の第１
の領域部分をそのベースとし、上記半導体基板を
静電誘導トランジスタのソース、第７の領域をそ
のゲート、第４の領域をそのドレインとして成る
ことを特徴とする静電誘導トランジスタ論理装
置。２低比抵抗の第１導電形半導体から成る基板
と、上記基板上に設けられた高比抵抗の第１導電
形の第１の領域と、第１の領域の上記基板と接す
る側とは反対側の主表面にその上面を有し且つ第
１の領域内にその下面を有する第２、第３の領域
と、上記第２の領域の下面および上記第３の領域
の下面にそれぞれ位置する絶縁膜と、上記絶縁膜
と上記基板との間の上記第１の領域内に部分的に
形成され且つ上記第１の領域より不純物濃度の高
い第１導電形の追加領域と、第３の領域によつて
囲まれた上記第１の領域から成る一個または互い
に離隔せる複数個のチヤネル部分と、該チヤネル
部分において主表面に面して設けられた低比抵抗
の第１導電形の第４の領域と、上記第２の領域と
導電性接触を有し且つ第１の領域内に設けられた
第２導電形の第５の領域と、上記第３の領域の外
周において該第３の領域と導電性接触を有し且つ
上記第１領域に面して設けられた第２導電形の第
６の領域と、上記第３の領域の内周において該第
３の領域と導電性接触を有し且つ上記第１の領域
のチヤネル部に面して設けられた第２導電形の第
７の領域とを具備して成り、上記第５の領域をバ
イポーラトランジスタのエミツタ、第６の領域を
そのコレクタ、上記エミツタ、コレクタ間の第１
の領域部分をそのベースとし、上記半導体基板を
静電誘導トランジスタのソース、第７の領域をそ
のゲート、第４の領域をそのドレインとして成る
静電誘導トランジスタ論理装置において、前記基
板における前記第３および第４の領域の下方の部
分にあらかじめ添加された第１導電形不純物から
の拡散によつて、前記追加領域を形成することを
特徴とする静電誘導トランジスタ論理装置の製造
方法。３低比抵抗の第１導電形半導体から成る基板
と、上記基板上に設けられた高比抵抗の第１導電
形の第１の領域と、第１の領域の上記基板と接す
る側とは反対側の主表面にその上面を有し且つ第
１の領域内にその下面を有する第２、第３の領域
と、上記第２の領域の下面および上記第３の領域
の下面にそれぞれ位置する絶縁膜と、上記絶縁膜
と上記基板との間の上記第１の領域内に部分的に
形成され且つ上記第１の領域より不純物濃度の高
い第１導電形の追加領域と、第３の領域によつて
囲まれた上記第１の領域から成る一個または互い
に離隔せる複数個のチヤネル部分と、該チヤネル
部分において主表面に面して設けられた低比抵抗
の第１導電形の第４の領域と、上記第２の領域と
導電性接触を有し且つ第１の領域内に設けられた
第２導電形の第５の領域と、上記第３の領域の外
周において該第３の領域と導電性接触を有し且つ
上記第１領域に面して設けられた第２導電形の第
６の領域と、上記第３の領域の内周において該第
３の領域と導電性接触を有し且つ上記第１の領域
のチヤネル部に面して設けられた第２導電形の第
７の領域とを具備して成り、上記第５の領域をバ
イポーラトランジスタのエミツタ、第６の領域を
そのコレクタ、上記エミツタ、コレクタ間の第１
の領域部分をそのベースとし、上記半導体基板を
静電誘導トランジスタのソース、第７の領域をそ
のゲート、第４の領域をそのドレインとして成る
静電誘導トランジスタ論理装置において、前記第
２および第３の領域を第２導電形の不純物を含む
多孔質半導体で形成し、前記第５、第６および第
７の領域を上記多孔質半導体中の第２導電形不純
物を第１の領域中に導入することによつて形成
し、追加領域を上記絶縁膜に添加されていた第１
導電形の不純物の拡散によつて形成することを特
徴とする静電誘導トランジスタ論理装置の製造方
法。