JPS6024595B2 - 半導体装置及び注入論理型半導体集積回路 - Google Patents

Description

【発明の詳細な説明】 本発明は、個別素子または集積回路の一部に組みこまれ
た電界効果トランジスタ（ＦＥＴ）、特に静電譲導トラ
ンジスタ（ＳＩＴ）の構造に関し、改良された特性を有
する半導体装置及び半導体集積回路装置を提供するもの
である。

第１図は、従釆のＳＩＴを駆動用トランジスタとして用
いた注入型論理集積回路（ＳＩＴＬ）の−単位の断面図
であり、ラテラルｐｎｐバイポーラ・トランジスタＬと
倒立型ｎチャンネルＳＩＴＴ２から成る。

信号の入力端子４に正の信号が入ると、Ｐｎｐバイボー
ラ・トランジスタＴ，のエミツタ（インジェクタ）端子
に接続された電源からの電流は、ェミツタｐ＋領域１５
から正孔電流としてベースｎ領域１３を通りコレクタで
ありＳＩＴのゲートであり入力端子４が接続されている
ｐ十領域１４に流れ込みＳＩＴＴ２のゲート電位を上昇
させると共に、ＳＩＴのチャンネル領域１３に正孔が流
れ込む。このため、ＳＩＴのソース１２とドレイン１１
間を流れる電流が抵抗が減少するために急増して、ＳＩ
Ｔはオン状態となり、ドレィン電圧は減少する。しかし
ながら、再び入力端子４にオフ信号（ほぼ０〜０．３Ｖ
）を入れると、ゲート領域１ ４の電位は下がり、抵抗
が増加して電流は減少しオフ状態となりドレィン電圧は
増加する。このように動作するＳＩＴＬは、容量が小さ
くオン抵抗が小さく、かつオフ抵抗が大きいので、論理
動作に必要な消費電力が従来のバィポーラ・トランジス
タを用いた注入型論理集積回路（１２Ｌ）よりも１／１
０以下であり、画期的な論理集積回路である。

しかしながら、ＳＩＴがオン状態からオフ状態に遷移す
る時、ゲートｐ＋領域１４から少ないながらｎ‐領域１
３に注入されていた正孔の蓄積効果により、必ずしも論
理速度は向上せず、せいぜい１０〜５印ｓｅｃ程度であ
った。特にＳＩＴＬの場合、ｎ‐領域１３に蓄積されて
いた過剰の正孔は、ゲートｐ十領域１４に拡散により戻
るか、ドレィン及びソースｎ十領域１１及び１２へ拡散
して再結合して消滅するか、ｎ＋領域１３中で再結合す
るかのいずれか、またはその平行過程によって消滅して
いるので、拡散速度が遅いことまた低不純物密度のため
ｎ−領域の寿命が長いことが論理速度の向上を妨げてい
るのである。さらに、ドレィンｎ十領域１１とゲートｐ
＋領域１４が直接ｐｎ接合を形成して、容量を必要以上
に大きくしていることも原因の一つである。この現象は
注入型ＳＩＴＬ‘こ限らず、ＳＩＴを用いた他の論理集
積回路、例えばＴＴＬ、ＥＣＬ、またはメモリ等におい
ても、さらにアナログ集積回路、個別素子としても同様
な問題となっており、ＳＩＴの良好な高周波特性、低消
費制御電力等の長所を生かしきれないでいる現状である
。これは、ＳＩＴに限らず構造上、ほぼ同様な構成をも
つＦＥＴに関しても重要な問題である。本発明は、叙上
の従来のＳＩＴまたはＦＥＴの欠点を除去した新規なＳ
ＩＴまたはＦＥＴの構造を提供するもので、改良された
高周波特性を有するＳＩＴもしくはＦＥＴを実現するも
のである。

さらに、本発明によるＳＩＴまたはＦＥＴを一部に含む
論理集積回路においては、低消費電力の長所を保って、
かつ高速度論理を可能にするものである。本発明は、低
不純物密度チャンネル領域に注入された過剰少数キャリ
アの消滅過程を促進させる構造をＳＩＴ（またはＦＥＴ
）に導入することを要点としている。以下本発明を図面
を参照して詳細に説明する。

第２図ａは、本発明によるＳＩＴまたはＦＥＴの一構造
例の断面図であり、一単位を示す。一つの主電極１と２
及びび領域１１及び１２の間に比較的低不純物密度半導
体領域（ｎ領域）１３１，１３，１３２がｐ＋ゲート領
域１４を貴通する形で存在する。

通常のＳＩＴまたはＦＥＴにおいては、ｎ領域１３がほ
ぼ均一な形で、ｎ十領域１１及び１２の間にはさまつて
いるが、本発明により挿入された比較的高抵抗層１３１
，１３２は次の様な作用をもつ。即ち、第２図ｂに電子
に対するポテンシャル分布を示したがゲートに電圧がか
かっていない状態においても、ゲートｐ＋領域と高抵抗
層１３１，１３２との接合の拡散電位による電界で、高
抵抗層１３１，１３２内に蓄積されていた正孔をゲート
ｐ＋領域に引き戻す作用を有す。その際高抵抗層１３１
，１３２内の全領域、少なくとも主電極間電圧で電子が
大量に流れ、正孔が再結合やすし、チャンネル以外の全
領域に拡散電位による電界が生じる如く、高抵抗層１３
１，１３２の厚さ及び不純物密度が選ばれる。勿論、チ
ャンネル部分にも、この電界が生じていることが、周波
数特性向上の上により望ましい。そのため、高抵抗層を
挿入する方法は、一通りではなく第２図ａの如くゲート
ｐ＋領域１４と隣接してもよく（高抵抗層１３１の例）
、ｎ領域１３を介していてもよい（高抵抗層１３２の例
）。要は、ゲートｐ＋領域との接合の拡散電位によって
空乏層が主電極ｎ十領域１１，１２まで丁度達するか、
充分達していることである。（第２図ａにおいて、ｄ，
，ｄ２≦拡散電位による空乏層の厚さ）。それ故、ｎ（
またはｎ−または真性便宜上ｎ）領域１３１，１３，１
３２は、すべて均一な不純物密度を有していてもよく、
または階段状もしくはなだらかな不純物密度分布を有し
ていてもよい。特にｎ領域の不純物密度は所望の素子の
特性によってさまる。さらに、ｎ領域１３１，１３，１
３２に寿命を短くする不純物ＡｕＣｕＦｅ等を添加する
ことも有効であるが、逆方向電流の増加等、悪影響もあ
るので、必ずしも好ましくない。本発明によるＳＩＴの
１実施例を述べれば、ゲートｐ＋領域１４を約１５仏径
で間隔１０ム、ｎ‐領域１３の不純物密度ｎ＝３×１び
３弧‐３で厚み約１０ム、ｎ‐領域１３１をｎ＝８×１
び２地‐３で厚み約１５山、ｎ‐領域１３２も同じ不純
物密度で厚みを約７仏にした場合、ｎ‐領域１３，１３
１，１３２をｎ＝３×１び３仇‐３としたときより、ゲ
ート電圧を順方向にかけた場合のスイッチング速度は約
２倍向上した。同様に、不純物密度、寸法を選んでソー
ス負帰還抵抗岱と個有変換コンダクタンスＧｍの積を１
より大きくすれば、５極管型特性を有するスイッチング
時間の改善されたＦＥＨを得ることができる。まだレイ
ン電極部をショットキー接合にすることもできる。第２
図ａの構造は、次の如く実現できる。第３図を参照して
、まずｎ＋Ｓｉ基板１１に所望の不純物密度、厚さを有
するｎ層１３１，１３を連続ェピタキシヤル成長するａ
。ｎ成長層１３の表面に酸化膜１６を形成した後、フオ
トリソグラフイによって酸化膜を選択ェッチし、ゲート
領域となるべき領域１４にＰ型不純物（例えばＢ）を選
択拡散するｂ。酸化膜１６を除去し、再びｎ型ェピタキ
シャル成長層１３′，１３２を形成するｃ。成長層１３
′は、ゲートｐ十領域１４からの不純物のオート・ドー
ピングを抑えるためにやや不純物が高く、また、ゲート
ｐ＋領域はオート・ドーピングと成長時の熱処理によっ
て成長層１３′側にも拡がる。ｎ十拡散またはｎ＋ェピ
タキシャル成長によってｎ＋領域１２を得、Ｓｉの選択
エッチによって、ゲート領域１４の一部を表面に露出し
、ＡＩを蒸着して、各電極を形成するｄ。この場合、ド
レイン１、ソース２、ゲート４の正立型であるが、ドレ
インとソースを交換することもできるのは当然である。
以上、埋め込みゲートを有する例を述べたがゲート断面
の形状は円形だけでなく、他の形（例えば楕円形、矩形
）も可能で、平行シリンダー状、網目状その他の配例が
可能である。また、各領域の導電型を逆にして、Ｐチャ
ンネルも実現できる。第４図は、本発明の他の具体例で
あり、ゲートが表面に露出する構造（表面型及び切り込
み型）例の１単位断面を示した。

ａは、ソース電極２、ｎ＋領域１２がＦに形成された倒
立型に本発明を適用した例であり、ｐ＋領域１４、ドレ
インｎ十領域１ １は、距離ｄ，をおいて比較的低不純
物密度ｎ（またはｎ‐）領域１３１の同一表面に蟹出し
、それぞれ電極４，１が設けられている。またゲートｐ
十領域１４とソースｎ十領域１２とは、高抵抗層１３２
を介して距離らをもって接している。距離ｄ，及びもは
、ゲート接合の拡散電位による空乏層の厚み以下に抑え
られている。特にＳＩＴの場合不納物密度を領域１３１
より領域１３２側で低くとると、多数キャリアに対する
ポテンシャルバリアがソースｎ＋領域１２に近い側に形
成されるので、倒立型でも電圧増幅率を大きくでき、ｏ
ｎ抵抗を低くできる。勿論、この構造は、ソース電極を
１側にした正立型にも応用できる。この構造は、連続ェ
ピタキシャル成長、選択拡散やイオン注入等の技術によ
り容易に製造できる。ｂは、やはり表面型であり、ソー
ス電極２とゲート電極４が同一表面に設けられた正立型
ＳＩＴ（またはＦＥＴ）である。高抵抗領域１３１は主
にチャンネルとなる比較的低不純物密度領域１３２を取
り囲んで形成され、ゲートｐ十領域１４はそれぞれソー
スｎ＋領域１２及びドレィンｎ＋領域１１と距離も，ｄ
，をもって高抵抗領域１３１を介して対向している。ｄ
，，もミ拡散電位による空乏層厚みを満たしている。こ
の構造は、拡散やイオン注入によりチャンネル部分を形
成することにより容易に実現できる。以上ゲート領域と
ソース及びドレィン領域の間の少なく英一方にｎ型また
は真性の高抵抗層を挿入する例を述べてきたが、ｐ型の
高抵抗層であっても構わない。

ｃはゲートｐ十領域１４のまわりにｐ型高抵抗層１４１
・を挿入した例であり、ドレィンｎ十領域１１との接合
により、空乏層は拡散電位により高抵抗層１４１側に拡
がって、ゲートｐ十領域１４まで達している。ソースｎ
＋領域１２とゲートｐ＋領域１４は、ｎ（ｎ‐または真
性）領域１３とｐ型高抵抗層１４１を介して対向してお
り、拡散電位によりｎ領域１３とｐ型高抵抗層１４１の
両側に空乏層が形成されている例である。ソースｎ十領
域中の突起状領域１２１は、ゲート・ソース間の容量を
大きくせずに、多数キャリアの注入効率、大電圧増幅率
を得ることを可能にした例であり、拡散電位による電界
の小さな領域をなくして、本発明の主旨をより効果的に
したものである。ｐ高抵抗層の形成は、ゲートｐ＋領域
形成時に、拡散係数の大きな不純物と小さな不純物の同
時拡散、または同一不純物でも二重拡散、イオン注入等
によって実現できる。ｄは切り込み型構造に本発明を適
用した例であって、ｐ型高抵抗層１４１をゲートｐ＋領
域１４とソ−スｎ＋領域１２及びドレィンｎ十領域１１
の間の少なく共一部に挿入したものである。この例では
、ゲート電極４は、凹部側壁のｐ十領域１４に接し凹部
底面とは絶縁物６で絶縁されているが、すでに提案され
ているすべての切り込み構造に本発明は適用できる。切
り込み構造の場合、突部上面の電極と、側面もしくは底
面の電極とは距離が比較的長くなるので、本発明はより
有効である。第５図に第４図ｄの構造例の製造過程を示
す。ｎ＋Ｓｉ基板１１にｎ（またはｎ‐または真性）ェ
ピタキシャル成長層１３を設け、ｐ型高抵抗層１４１を
選択拡散で形成し、さらに第２図ｎェピタキシャル成長
層１３′で埋め込みｐ型高抵抗層１４１が所望の寸法に
なるまで熱処理する。その後ｎ＋領域１２を選択拡散し
、同時に表面に厚い酸化膜１６１を形成する。ａ。酸化
膜１６１を選択ェッチしてし残った酸化膜１６１をマス
クにしてＳｉを方向性ェッチして、凹部を形成する。方
向性エッチは「プラズマエッチ〜 ＫＯＨ等により行な
える。再び酸化し、方向性エッチによって凹部底面の酸
化膜を除き、底面にｐ十拡散する。ｂ。再び方向性エッ
チにより凹部底面をさらに深く掘り、ｐ十拡散層畳４を
貫通する。方向性蒸着、スパッタ等により凹部底面に絶
縁物６を堆積した後上面にｎ＋領域包２のコンタクトホ
ールを開けて、再び方向性燕着によって各電極を形成す
る。以上、本発明による構造の数例を示したが、ゲート
・ソースまたはゲート・ドレイン間の少なく共一方に挿
入する高抵抗層は、チャンネルと同導電型、逆導電型ま
たは真性半導体層でよく、しかも不純物密度の差や分布
があってもかまわない。

さらに、挿入する高抵抗層の厚さは、各電極高不純物密
度領域間の低不純物密度領域のすべてでもまた一部でも
よく、拡散電位によって高不純物密度領域間がすべて空
乏層化されれば目的は達成され、以上具体例の種々の組
み合わせも可能である。また、高抵抗層に寿命を短くす
る不純物の添加も比較的有効である。以上、ｎチャンネ
ルの例を述べたが、ｐチャンネルも同様であり、ソース
電極とドレィン電極は交換可能であり、目的によって選
べる。さらに、ドレイン電極をショットキー接合をする
こともでき、論理回路において有効である。ゲート接合
はｐｎ接合を例に説明したが、ショットキー接合でも同
様に適用できる。またＳＩＴとＦＥＴの両方に本発明は
適用できるが、本発明は少数キャリアの蓄積効果の減少
と共に、各電極容量を下げる効果もあるので、順方向ゲ
ート電圧領域及び逆方向ゲート電圧領域の両方において
高周波化が達成される。本発明、縦型構造のＳＩＴまた
はＦＥＴのみでなく藤型構造にも適用できるのは、本発
明の主旨からいつて当然である。

第６図は、横型構造の例であり、各電極（１：ドレィン
、２：ソース、４：ゲート）間の距離ｄ，，らは拡散電
位による空乏層厚み以下になる如く、ｎ領域１３１、ま
たは１３２の不純物密度が選ばれる。ａは接合型、ｂは
ショットキー接合型を有する例であり、富４？ 亘卑′
はチャンネル逆導電型領域である。高抵抗層官３１また
は１３２の挿入方法はもこれに限られるものではなく「
前記の種々の具体例の変形が可能である。第７図〜本発
明を低ベース抵抗型構造のＳＩＴ‘こ応用した例である
。

ａは、埋め込みゲート領域母４が同導電型の低不純物密
度薄層領域２４で相互につながっているものであり「主
動作領域で、この薄層領域２４はほとんど空乏層化して
トポテンシャルはゲート電圧により静電誘導効果で制御
されるものである。この薄層２４（またはゲート領域１
４）を主電極１，２に隣接する高不純物密度領域１１，
１２の間の少なくとも一部に高抵抗層１３１、または１
３２が挿入されている。ｄ，りｄ２ミ拡散電位による空
乏層厚みの如く不純物密度ｔ厚みが選ばれている。ｂは
表面型に応用した例であり、ａとほぼ同様に考えること
ができる。この場合、挿入する高抵抗層１４１は〜ゲー
ト領域亀４と同導電型であり、同時にチャンネルを横切
っている。本発明の静電誘導トランジスタを用いた基本
論理構成例を第８図、第９図に示す。

第８図は駆動用トランジスタに本発明の静電譲導トラン
ジスタを用いたＳＩＴＬの一単位を３つ組み合せたＮＯ
Ｒゲート、ＯＲゲートである。第８図ｂは、第８図ａに
おいて負荷用トランジスタがラテラルバィポーラトラン
ジスタであったものを、絶縁ゲート型静電議導トランジ
スタにした例である。Ｔ．，Ｔ２，Ｌが本発明の静電誘
導トランジスタである。第９図は、負荷及び負帰還用に
電界効果トランジスタＱ．・・・・・・Ｑ６を用いた本
発明の静電誘導トランジスタＴ．・・・・・・Ｔ，．に
よる３入力のＮＯＲゲート、ＯＲゲートの例である。以
上の様に、本発明は、少数キャリアの蓄積効果を、各電
極間に高抵抗層を挿入し、しかも接合の拡散電位による
電界を高抵抗層及びチャンネル低不純物密度領域内に形
成することにより、極度に減少させるものであり、ＳＩ
ＴＦＥＴに適用して有効な‘まかりでなく、これらを含
む集積回路でさらに有効である。

特に、也頂方向ゲート電圧領域を用いる論理集積回路、
例えばＰＬ、ＥＣＬ、ＮＴＬ、ＴＴＬ、ＦＥＬ、その他
メモリ（ＲＡＭ、ＲＯＭ等も含む）に応用して、低消費
電力、高速動作が達成できるものである。さらに、他の
集積回路においても高周波動作、高耐圧化が促進され、
また、逆方向ゲート電圧領域においても本発明の効果は
大きい。半導体材料は、ＳｉだけでなくＧｅ、ＧａＡｓ
等ｍ一Ｖ化合物、その混晶等を使用できる。また、図面
には「１単位断面のみを示したが、使用目的に応じて、
１単位、数単位、マルチチャンネルと変形できることは
言うまでもない。

【図面の簡単な説明】

第１図は従来のＳＩＴＬの断面図、第２図ａ及びｂは本
発明の１具体例、第３図ａ乃至ｄは第２図ａの構造の製
造方法の１例を説明するための図、第４図ａ乃至ｄは本
発明の具体例、第５図ａ乃至ｃは第４図ｄの構造例の１
製造方法を説明するための図、第６図ａ及びｂは本発明
の具体例、第７図ａ及びｂは本発明の具体的構造例、第
８図ａ及びｂは基本論理構成例、第９図は基本論理構成
例である。 第１図 第２図 第３図 第４図 第５図 第６図 第７図 第８図 第９図

Claims (1)

1. 【特許請求の範囲】 １ ソース、ドレイン及びゲートを備え順方向ゲート電
   圧領域を主動作領域とする電界効果トランジスタもしく
   は静電誘導トランジスタにおいて、ソース領域及びドレ
   イン領域の各々とゲート接合との間の少なく共一方に高
   抵抗層を挿入し、該高抵抗層の厚みをゲート接合の拡散
   電位による空乏層の厚み以下にして、少数キヤリアの蓄
   積効果を前記拡散電位による電界で少なからしめたこと
   を特徴とする半導体装置。 ２ 高抵抗層中の少なく共一部に、キヤリアの寿命を短
   くする不純物を添加したことを特徴とする前記特許請求
   の範囲第１項記載の半導体装置。 ３ 共通の半導体ウエハ内に、ドライバトランジスタと
   該ドライバトランジスタの特定半導体領域内にキヤリア
   を注入するインジエクタトランジスタとを一体に形成し
   て成る注入論理型半導体集積回路において、上記ドライ
   バトランジスタは順方向ゲート電圧領域を主動作領域と
   する電界効果トランジスタもしくは静電誘導トランジス
   タであり、上記ドライバトランジスタのソース領域及び
   ドレイン領域の各々とゲート接合との間の少なく共一方
   に高抵抗層を挿入し、該高抵抗層の厚みはゲート接合の
   拡散電位による空乏層の厚み以下であり、上記特定半導
   体領域は上記ドライバトランジスタのゲートであること
   を特徴とする注入論理型半導体集積回路。 ４ 高抵抗層中の小なく共一部に、キヤリアの寿命を短
   くする不純物を添加したことを特徴とする前記特許請求
   の範囲第３項記載の注入論理型半導体集積回路。