JPS6150190A - 高速ビツトマツプ展開装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 五夏光乱 この発明は、ビットマツプディスプレイのような画像処
理装置や、ドツトプリンタ等のビットマツプメモリを用
いるデータ処理システムで使用するのに好適な高速ビッ
トマツプ展開装置に係り。

特に外部メモリに対するアクセス回数を最少にするとと
もに、メモリアドレスの演算をデータと並行して行うこ
とによって、ビットマツプ展開の実行速度を改善した高
速ビットマツプ展開装置に関する。

災釆技監 現在、一般に使用されているビットマツプディスプレイ
等の画像処理装置においては、フォントデータをビット
マツプメモリ上へ展開するために、マイクロプロセッサ
が使用されている。

この場合に、汎用のプロセッサでは、フォントデータの
シフトに多くの時間を要することや、データとメモリア
ドレスの演算が同時に実行できないこと、等の原因によ
って、全体の実行速度が低下する、という不都合があっ
た。

第１図（１）〜（３）は、ビットマツプメモリ上に展開
されるフォントデータの一例を説明するための図で、図
（１）はビットマツプフレーム、図（２）はフォント構
成、図（３）はフォント境界とビットマツプメモリのバ
イト境界との関係を示す概念的なメモリ構成図である。

図面において、ＸとＹは、それぞれビットマツプフレー
ムの横方向と縦方向の長さ、Ｘとｙは、それぞれ展開し
ようとするフォントの横方向と縦方向の長さ、ａはフォ
ントの左境界、ｂはフォント中、Ｃはフォントの右境詠
を示し、また、点線はビットマツプメモリのバイト境界
、実線はフォント境界、矢印は展開の順序と方向を示す
。

この第１図（１）に示すように、横！　（Ｘ、Ｙ）のビ
ットマツプフレームに、文字ｒＡＪのような３２Ｘ３２
　（ドツト構成）のパターンデータを、横絞（ｘｙ　ｙ
）のフォントで展開する場合に、フォントデータがバイ
ト単位（あるいはその整数倍の単位）で転送されるとす
る。この場合に、第１図（３）のようにフォント境界と
ビン１−マツプメモリのバイト境界とが一致しないとき
は、フォントデータを１〜７回シフトする必要がある。

すなわち、ａのフォント左境界や、Ｃのフォント右境界
では１点線で示すビットマツプメモリのバイト境界と、
実線枠のフォント境界とが一致していない。そのため１
両者が一致するように、フォントデータをシフトしなけ
ればならない。

ところが、従来の汎用プロセッサを用いたデータ処理シ
ステムの場合、このようなビットマツプ展開を行うため
には、フォントデータをシフトするためのクロックを速
くすることができないので、フォントデータのシフトに
時間がかかる。

また、メモリアドレスの演算も、加算、カラン１ヘアツ
ブ、カウントダウン等が必要で、かなりの演算時間を要
する。しかし、汎用プロセッサの場合には、このメモリ
アドレスの演算を、フォントデータの演算と同時に行え
ないので、この点でも実行速度の低下の原因になってい
る。

このような不都合を解決する一つの方法として。

ビットマツプメモリと、書込み用のハードウェアとを一
体化することにより、マイクロプロセッサから見て、シ
フトと書込みとが実行できるようにした方法が提案され
ている。

この方法によれば、シフトライ１一時には、マイクロプ
ロセッサからのコマンドは１回で済むが、実際のメモリ
アクセスは、２回必要である。

例えば、フォントの大きさが（ｘ、ｙ）のとき、横１ラ
インでのメモリアクセスは、リードモディファイライト
数が２Ｑ回、フォノ１−の読出しがＱ回、の合計３Ｑ回
を必要とする。なお、この発明と比較するために、デー
タのリード／ライトではバイト処理を行うものとし、Ｑ
＝ｘ／８であるとする。

このように、先に提案された方法でも、シフトライトの
ためのコマンドは１回で済むが、実際には２回のメモリ
アクセスが必要である。要するに、このようなシフトラ
イト時のメモリアクセスを、１回だけで済ませることは
できない、という問題が残されていた。

■−−孜 そこで、この発明の高速ビットマツプ展開装置では、従
来のビットマツプメモリを使用し、マツプ展開を行うシ
ステムにおけるこのような不都合を解決し、データとア
ドレスの演算を独立したハードウェアによって行うこと
により、ビットマツプ展開の実行速度を改善することを
目的とする。

豆−一皮 そのために、この発明の高速ビットマツプ展開装置では
、少なくともビットマツプメモリとマイクロプロセッサ
等の制御手段とを備えたデータ処理システムにおいて、
外部メモリから読込んだフォントデータのシフトおよび
論理和演算を行うために、２個のシフトレジスタが直列
に接続されたシフト用レジスタと、シフト動作によって
はみ出したデータを退避させるレジスタと、ビットマツ
プメモリのデータを格納するレジスタと、論理和演算回
路、とから構成するようにしている。

次に、この発明の高速ビットマツプ展開装置について、
図面を参照しながら、その一実施例を詳細に説明する。

第２図は、この発明の高速ビットマツプ展開装置を使用
したデータ処理システムの一例を示す機能ブロック図で
ある。図面において、１はマイクロプロセッサ、２は高
速ビットマツプ展開装置、３はインターフェース回路、
４はビットマツプメモリ、５はフォントメモリ、６はワ
ークエリアメモリ、７はマルチパスを示す。

この第２図の回路では、データ処理システムの構成の一
例を概念的に示しており、高速ビットマツプ展開装置２
が付加されている点を除けば、基本的には、従来のシス
テムと同様である。

まず、従来の処理システムの場合について、その動作を
述べると、マイクロプロセッサ１が、ワークエリアメモ
リ６から、ビットマツプメモリ４へ展開すべきフォント
の種類、および座標（Ｘ。

Ｙ）の値を読出し、マイクロプロセッサ１の内部で演算
を行い、メモリアドレスに変換する。

そして、フォントのデータを読出し、シフト等の処理を
加えた後、ビットマツプメモリ４ヘフオン１へを展開す
る。

なお、インターフェース回路３は１図示されないプリン
タやビテオディスプレイ等の外部装置との接続用の回路
である。

これに対して、この発明の高速ビットマツプ展開装置２
を使用した場合には、次のように処理される。

マイクロプロセッサ１が、ワークエリアメモリ６から、
ビットマツプメモリ４へ展開すべきフォントの種類、お
よび座標（Ｘ、Ｙ）の値を読出し、マイクロプロセッサ
１の内部で演算を行う。

この場合に、マイクロプロセッサ１が行う演算は、展開
すべきフォントデータが格納されているメモリアドレス
と、座ａ　（Ｘ、Ｙ）をそのメモリアドレスに変換した
データ、およびシフト数等であり、これらのデータを、
高速ビットマツプ展開装置２ヘコマンドとして与える。

その後、マイクロプロセッサ１は動作を停止し、高速ビ
ットマツプ展開装置２が、直接メモリをアクセスして、
コマンドで指定されたビットマツプ展開を実行し、１文
字の展開が終了すると、再びマイクロプロセッサ１へ制
御を移す。

この発明の高速ビットマツプ展開装置における作用・効
果を列挙すれば、次の１）〜３）である。

１）マイクロプロセッサ１は、高速ビットマツプ展開装
置２へのコマンドの指定のための演算と、コマンドの出
力を行うだけであり、フォントのビットマツプ展開は行
わない。

２）高速ピッ１−マツプ展開装置２は、コマンドと専用
のハードウェアを有しており、シフト、フォントアドレ
スの演算、ビットマツプメモリ４のアドレスの演算、フ
ォントの１バイト単位（あるいはその整数倍の単位）の
データの演算を並行して実行する。

３）　フォントをシフトする場合には、最少のメモリア
クセス回数で済、むようにハードウェアを制御して、ビ
ットマツプ展開を行う。

第３図は、第２図に示したこの発明の高速ビットマツプ
展開装置の一実施例について、その詳細な構成を示す機
能ブロック図である０図面において、１０はフォントデ
ータ演算回路で、１１はそのシフトレジスタ（Ｌ）、１
２はシフトカウンタ、１３はシフトレジスタ（Ｈ）、１
４はレジスタ（Ａ）、１５は論理和回路、１６はセレク
タ、１７はレジスタ（Ｂ）、２０はフォントアドレス回
路で、２１はそのフォントＸレジスタ、２２はフォント
Ｘカウンタ、２３はフォントＸカウンタ、２４はフォン
トアドレスカウンタ、３０はビットマツプアドレス回路
で、３１はそのＸレジスタ、３２は加算レジスタ、３３
は加算器、３４はビットマツプアドレスカウンタ、３５
はセレクタ、４０は順序制御回路を示す。

この発明の高速ビットマツプ展開装置２は、この第３図
に示すように、フォントデータ演算回路１０、フォント
アドレス回路２０、ビットマツプアドレス回路３０、お
よび順序制御回路４０、の４つのハードウェアから植成
されている。

フォントデータ演算回路１０は、フォントデータのシフ
ト、およびビットマツプデータとの論理和の演算を行う
。

フォントアドレス回路２０は、フォントデータを格納し
ている外部メモリのアドレスの演算、およびフォント展
開中の境界の判別を行う６ビン１〜マツプアドレス回路
３０は、フォントを層間するビットマツプメモリ４のア
ドレスの演算を行う。

順序制御回路４０は、これらのフォントデータ演算回路
１０、フォントアドレス回路２０、ビットマツプアドレ
ス回路３０を、フォントの境界等の条件によって制御す
る。

この発明の高速ビットマツプ展開装置によるフォントデ
ータの演算方法は、先の第１図（３）のように、ａのフ
ォントの左境界、ｂのフォント中、Ｃのフォントの右境
界に応じて、それぞれ異なる。

このようなａ　’＝　ｃの判別は、第３図のフォントＸ
カウンタ２２の値によって行う。

次に、これらの３つの状態ａ−ｃについての判別方法に
ついて説明する６ ａ）フォントの左境界の判別 ８１　フォントデータをシフトレジスタ（Ｌ）１１に格
納する。

ａ２　フォントデータを必要な回数だけ右シフトする。

ａ３　シフトレジスタ（Ｌ）１１からシフトレジスタ（
Ｈ）１３へはみ出したフォントデータを、レジスタ（Ａ
）１４へ退避させる。

ａ４　書込むべきアドレスのビットマツプメモリ４のデ
ータを、レジスタ（Ｂ）１７に格納する。

ａ５　レジスタ（Ｂ）１７とシフトレジスタ（４）１１
のデータを論理和処理して、ビットマツプメモリ４へ書
込む。

ｂ）フォント中の判別 ｂｌ　レジスタ（Ａ）１４には、前の処理におけるシフ
ト動作によってはみ出したフォントデータが退避されて
いる。

ｂ２　フォントデータをシフトレジスタ（Ｌ）１１に格
納する。

ｂ３　フォントデータを必要な回数だけ右シフトする。

ｂ４　レジスタ（Ａ）１４とシフトレジスタ（Ｌ）１１
のデータを論理和処理して、ビットマツプメモリ４へ書
込む。

Ｃ）フォントの右境界の判別 ｃｌ　レジスタ（Ａ）１４には、前の処理におけるシフ
ト動作によってはみ出したフォントデータが退避されて
いる。

２　　Ｆ込むべきアドレスのピッ１〜マツプメモリ４の
データを、シフトレジスタ（Ｌ）１１に格納する。

ｃ３　レジスタ（Ａ）１４とシフトレジスタ（Ｌ）１１
のデータを論理和処理して、ビットマツプメモリ４へ書
込む。

なお、シフト処理が不要のときは、フォントデータの単
純なビットマツプメモリ４への転送となる。ことはいう
までもない。

このような動作によって、フォントアドレス回路２０と
ビットマツプアドレス回路３０は、読み書きすべき外部
メモリのアドレスを演算して発生する。

このフォントアドレス回路２０や、ビットマツプアドレ
ス回路３０の内部に設けられているカウンタやレジスタ
類は、順序制御回路４０によってその加算、減算の動作
が制御される。

また、プリンタやカラーディスプレイ等の外部装置へは
、セレクタ３５によって選択された出力が与えられる。

さらに、フォントの境界の判別は、第３図のフォントＸ
カウンタ２２の値によって行われ、フォントＸレジスタ
２１の値と同じときは左境界であり、また、フォントＸ
カウンタ２２の値がＩＩ　Ｏｇｇのときは右境界である
。なお、フォントデータの１文字の展開が終了したか否
かの判別は、フォントＸカウンタ２３の値によって行わ
れ、そのカウント値がＩＩ　ＯＩＩのとき、終了と判断
される。

このように、この発明の高速ビットマツプ展開装置では
、専用のハードウェアによりフォントのｆｆＥ界を判別
して、最も効率のよい処理方法を実行するので、従来の
方法に比べて、極めて高速なフオントデータのピッ１−
マツプ展開が可能になる。

次に、この発明の高速ビットマツプ展開装置２で使用さ
れる制御コマンド、およびデータアドレスの処理につい
て説明する。

第４図（１）〜（４）は、この発明の高速ビットマツプ
展開装置２の動作を説明するためのビットマツプメモリ
４のアドレスと、フォントデータのアドレスとの関係を
示す図で、図（１）はビットマツプフレームのアドレス
対応図１図（２）はビットマツプメモリ４のアドレス、
図（３）はフォントのアドレス対応図、図（４）はフォ
ントメモリ５のアドレスを示す０図面における符号は第
１図と同様であり、また、Ｍはビットマツプフレームの
原点のアドレス、Ｎはフォントの原点のアドレスを示す
。

まず、ビットマツプフレーム座標とメモリアドレスとの
関係について説明する。

ピッ１−マツプフレームの大きさを、第４図（１）のよ
うに（Ｘ、Ｙ）とした場合、ビットマツプメモリ４のア
ドレスとの関係は、この第４図（２）のようになる。ま
た、ここでは、バイト処理を行うので、Ｐ＝Ｘ／８の関
係が成立する。

同様に、フォントの大きさを、第４図（３）のように（
ｘ、ｙ）とした場合、フォノ１−とフォントメモリ４の
アドレスとの関係は、この第４図（４）のようになる、
この場合には、Ｑ＝ｘ／８の関係が成立するに のように、ビットマツプフレーム、およびフォントは、
ともに指定されたエリアがバイト単位に、メモリ上で連
続したアドレスに格納されている。

ここで、座標（ｊ、ｋ）をフォント原点としてビットマ
ツプ展開するときは。

ｊ　＝　ａ　Ｘ　８　＋　ｂ なお、展開の原点アドレスＤ＝Ｍ＋ｋＹ＋ａ、フォント
データの右シフト数ｓ＝ｂ、のようになる。

また、この発明の高速ビットマツプ展開装置を動作させ
るための制御コマンドとしては１次の■〜■の６個のコ
マンドが必要である。

■フォント原点アドレス・・・・・・・・・・・・Ｎ■
フォント横方向ドツト数・・・・・・・・・Ｘ■フォン
ト縦力向ドツト数・・・・・・・・・ｙ■フオン１−右
シフｉ〜数・・・・・・・・・・・・・・・Ｓ■展開原
点アドレス・・・・・・・・・・・・・・・・・・Ｄ（
小ビツトマツプフレーム横方向ドツト数・・・Ｘこれら
の各数値は、マイクロプロセッサ１によって演算され、
コマンドとして高速ビットマツプ展開装置２へ渡される
。なお、フォントの大きさが変更されないときは、■の
フォノ１−原点アドレスＮと、■のフォント右シフ１〜
数Ｓと、■の展開原点アドレスＤ、の３つのコマンドだ
けが必要である。

次に、この発明の高速ビットマツプ展開装置２の内部に
おけるデータとアドレスの処理方法について説明する。

ここでは、−例として、右シフト数Ｓ＝３の場合とする
。

第５図は、この発明の高速ビットマツプ８間装置２にお
いて、フォント横１ライン分の処理フローと、シフトレ
ジスタ（Ｌ）１１、シフトレジスタ（Ｈ）１３、レジス
タ（Ａ）１４、レジスタ（Ｂ）１７のデータを示す図で
ある。図面の＃１〜＃１２はフローのステップを示し、
また、Ｇ、Ｅ−Ｚ、Ｗはデータを示す。

横１ラインの書込みにおいて、ビットマツプメモリ４の
データとオア処理を行う必要があるのは、先の第１図（
３）に関連して説明したように、フォントの両端のみで
ある。また１次の１ラインの処理は、ビットマツプ展開
開始アドレスをＤ＋Ｑにして、同様に行えばよい。

この第５図のフローにおいて、ビットマツプメモリ４へ
のアクセス回数は、横１ライン当り、書込みがＱ＋１回
、読出しが２回の、合計［：Ｑ＋３）回である。

また、フォントメモリ５へのアクセス回数は、読出しが
Ｑ回である。

すなわち、ビットマツプメモリ４へのアクセス回数が、
計（Ｑ＋３）回、フォントメモリ５へのアクセス回数が
、読出しだけのＱ回であり、この発明の高速ビットマツ
プ展開装置によるシフトライ１−動作では、メモリのア
クセス回数は、これらの和、［Ｑ＋３）＋Ｑ＝　（２Ｑ
＋３１回でよい。

なお、右シフト数Ｓ二〇のとき、すなわちシフト不要の
場合には、フォントの両端でのビットマツプメモリ４と
のオア処理が不要となるので、魯込みがＱ回、読出しは
０回となる。

このように、メモリ４と５へのアクセス回数を最少にす
ることによって、ビットマツプ展開を高速化することが
できる。

第６図（１）と（２）は、この発明の高速ビットマツプ
展開装置２によって、ビットマツプメモリ４へ展開され
たデータと、フォントデータとの関係を示す図で、図（
１）はビットマツプメモリ４へ展開されたデータ、図（
２）はフォントデータである。

図面のアドレスＤはビットマツプメモリの展開原点アド
レス、Ｄ＋ｘはその終端アドレス、Ｎはフォントのデー
タのアドレスを示す。

先の第５図のフローによって第６図（２）のフォントデ
ータが書込まれ、最終的に、ビットマツプメモリに展開
されるデータは、この第６図（１）に示すようになる。

第６図（１）の縦線は、バイト境界を示している。

ここで、先の提案されたシフトライト方法と、この発明
の高速ピッ１〜マツプ展開装置とを対比して説明する。

すでに説明したように、先に提案された方法の場合には
、マイクロプロセッサから見て、シフトと書込みが実行
可能な専用のメモリを構成したもの、ということができ
る。

これに対して、この発明の高速ビットマツプ展開装置は
、メモリ自体は汎用性のあるメモリを使用することがで
き、主マイクロプロセッサからのコマンドにより動作す
るビットマツプ展開専用のサブプロセッサということに
なる。

そして、この高速ビットマツプ展開装置では、前のシフ
ト動作ではみ出したデータと、今回のシフト動作で残っ
たデータとのオア処理を行って書込むので、メモリへの
アクセス回数は１回で済む。

また、フォントの大きさが（ｘ、ｙ）のとき、横１ライ
ンでのメモリのアクセス回数は、先に提案された方法の
場合には、合計３Ｑ回であるが、この発明の高速ビット
マツプ展開装置では、合計（２Ｑ＋３３回であるから、
この発明の高速ビットマツプ展開装置の方がアクセス回
数が、より減少していることが分る。

さらに、先に提案された方法では、フォントのデータの
読出し・書込みアドレスの演算等は、主プロセツサで行
っているが、この発明の高速ビットマツプ展開装置にお
いて主プロセツサが行うのは、単に、２オントの原点ア
ドレスと、展開の原点のアドレスの演算のみであって、
その後の１文字データの展開中のアドレスの演算は、す
べて内部のハードウェアで行われる。したがって、ピッ
１〜マツプ展開における主プロセツサの負担は、この発
明の高速ビットマツプ展開装置の方が少なく、また、ハ
ードウェアによる処理の方が実行速度も。

充分に速く選ぶことが可能である。

このように、この発明の高速ビットマツプ展開装置は、
先に提案された方法と比較しても、多くの明確な差異が
あり、優れた固有の効果が奏せられるものである。

以上に詳細に説明したとおり、この発明の高速ビットマ
ツプ展開装置では、外部メモリから読込んだフォントデ
ータのシフトおよび論理和演算を行うために、２個のシ
フトレジスタ、例えばシフトレジスタ（Ｌ）１１とシフ
トレジスタ（Ｈ）１３とが、直列に接続されたシフト用
レジスタと、シフト動作によってはみ出したデータを退
避させる、例えばレジスタ（Ａ）１４のようなレジスタ
と、ビットマツプメモリのデータを格納する、例えばレ
ジスタ（Ｂ）１７のようなレジスタと、論理和回路１５
のような論理和演算回路、とから構成するようにしてい
る。

効　　　果 したがって、この発明の高速ビットマツプ展開装置によ
れば、フォントデータをシフ１−する場合に、外にはみ
出したデータをレジスタに退避しておくことが可能とな
るので、外部メモリに対するアクセス回数を最少にする
ことができ、ビットマツプ展開の実行速度が改善される
。

また、フォント境界での判別をカウンタの値で行うため
、外部メモリへのアクセスが不要になる。

さらに、メモリアドレスの演算をデータと並行して行う
ため、実行速度が向上する、等の多くの優れた効果が得
られる。

【図面の簡単な説明】

第１図（１）〜（３）はビットマツプメモリ上に展開さ
れるフォントデータの一例を説明するための図で、図（
１）はビットマツプフレーム、図（２）はフォント構成
、図（３）はフォント境界とビットマツプメモリのバイ
ト境界との関係を示す概念的なメモリ構成図、ｚ１皿は
この発明の高速ビットマツプ展開装置を使用したデータ
処理システムの一例を示す機能ブロック図−皿１１は第
２図に示したこの発明の高速ビットマツプ展開装置の一
実施例について、その詳細な構成を示す機能ブロック図
、圧型はこの発明の高速ビットマツプ展 開装置２の動作を説明するためのビットマツプメモリ４
のアドレスと、フォントデータのアドレスとの関係を示
す図で、図（１）はビットマツプフレームのアドレス対
応図１図（２）はビットマツプメモリ４のアドレス、図
（３）はフォントのアドレス対応図１図（４）はフォン
トメモリ５のアドレスを示し、！Ｌ２ＪＪ、、はこの発
明の高速ピッ１−マツプ展開装置２において、フォント
横１９４２分の処理フローと、シフトレジスタ（Ｌ）１
１、シフトレジスタ（Ｈ）１３、レジスタ（Ａ）１４、
レジスタ（Ｂ）１７のデータを示す図１皿立旦■農ユ■
はこの発明の高速ビットマツプ展開装置２によって、ビ
ットマツプメモリ４へ展開されたデータと、フォントデ
ータとの関係を示す図で、図（１）はビットマツプメモ
リ４へ展開されたデータ、図（２）はフォントデータで
ある。 図面において、２は高速ビットマツプ展開装置、１０は
フォントデータ演算回路で、１１はそのシフトレジスタ
（Ｌ）、１２はシフトカウンタ、１３はシフトレジスタ
（Ｈ）、１４はレジスタ（Ａ）、１５は論理和回路、１
６はセレクタ、１７はレジスタ（Ｂ）、２０はフォント
アドレス回路で、２１はそのフォントＸレジスタ、２２
はフォントＸカウンタ、２３はフォントＸカウンタ、２
４はフォントアドレスカウンタ、３０はビットマツプア
ドレス回路で、３１はそのＸレジスタ、３２は加算レジ
スタ、３３は加算器、３４はビットマツプアドレスカウ
ンタ、３５はセレクタ、４０は順序制御回路を示す。 婢　１　（２） 稗　２　図 χ （４）　オ　４Ｉ！ｌ

Claims (1)

1. 【特許請求の範囲】 １、少なくともビットマップメモリとマイクロプロセッ
   サ等の制御手段とを備えたデータ処理システムにおいて
   、外部メモリから読込んだフォントデータのシフトおよ
   び論理和演算を行うための、２個のシフトレジスタが直
   列に接続されたシフト用レジスタと、シフト動作によつ
   てはみ出したデータを退避させるレジスタと、ビットマ
   ップメモリのデータを格納するレジスタと、論理和演算
   回路、とからなることを特徴とする高速ビットマップ展
   開装置。 ２、上記特許請求の範囲第１項記載の高速ビットマップ
   展開装置において、フォントＸカウンタとフォントＹカ
   ウンタとを備え、フォントのビットマップ展開での境界
   を認識して外部メモリへのアクセス回数を減少させたこ
   とを特徴とする高速ビットマップ展開装置。