JPS6150255A - デ−タ転送回路 - Google Patents
デ−タ転送回路Info
- Publication number
- JPS6150255A JPS6150255A JP59170650A JP17065084A JPS6150255A JP S6150255 A JPS6150255 A JP S6150255A JP 59170650 A JP59170650 A JP 59170650A JP 17065084 A JP17065084 A JP 17065084A JP S6150255 A JPS6150255 A JP S6150255A
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- JP
- Japan
- Prior art keywords
- clock
- circuit
- signal
- shift register
- output
- Prior art date
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/12—Formatting, e.g. arrangement of data block or words on the record carriers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/02—Analogue recording or reproducing
- G11B20/06—Angle-modulation recording or reproducing
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Television Signal Processing For Recording (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はディジタル信号をデータ転送回路内の・シフト
レジスタに入力した後、外部からの転送信号に応じてシ
フトレジスタ内のディジクル信号を転送することが可能
なデータ転送回路に関する。
レジスタに入力した後、外部からの転送信号に応じてシ
フトレジスタ内のディジクル信号を転送することが可能
なデータ転送回路に関する。
従来例の構成とその問題点
ＹＨＤ方式ビデオディスクのＦＭコード信号は、各１ｖ
期間（ｖ：垂直同期信号）において、４箇所の定められ
た位置に異なる４つのモードのデータを記録するように
定められている。このＦ Ｍコード信−号には、記９．
情報のチャデク−。ナンバーや時間悄ｆ、ｕ ５．１＞
がおさめらルでおり、ビデオディ７りの特徴であるラン
ダムアクセスを行なうためのデータとして使用されてい
る。
期間（ｖ：垂直同期信号）において、４箇所の定められ
た位置に異なる４つのモードのデータを記録するように
定められている。このＦ Ｍコード信−号には、記９．
情報のチャデク−。ナンバーや時間悄ｆ、ｕ ５．１＞
がおさめらルでおり、ビデオディ７りの特徴であるラン
ダムアクセスを行なうためのデータとして使用されてい
る。
第１図はこのＦＭコード信号のフォーマットを示す図で
あり、図示きれるようにＦＭコード信号Ｋ ｔｆ′ｉＡ
ｆａ類のモードがあり、各々２９ビツトで構成されて
いる。各ＦＭコード信号は信号の先頭であることを示す
ための同期（ＳＹＮＣ）バク−７として４ピットが使用
され、更に４つのモードを区別するため次の２ピントが
モードパターンとして使用されている。
あり、図示きれるようにＦＭコード信号Ｋ ｔｆ′ｉＡ
ｆａ類のモードがあり、各々２９ビツトで構成されて
いる。各ＦＭコード信号は信号の先頭であることを示す
ための同期（ＳＹＮＣ）バク−７として４ピットが使用
され、更に４つのモードを区別するため次の２ピントが
モードパターンとして使用されている。
このＦＭコード信号は、ＦＭコード信号に同期したクロ
ックが与えられると、シフトレジスタに一時的に保持さ
れ、この後外部からの転送りロックに従ってシフトレジ
スタ内のディジタル信号が外部に転送される。
ックが与えられると、シフトレジスタに一時的に保持さ
れ、この後外部からの転送りロックに従ってシフトレジ
スタ内のディジタル信号が外部に転送される。
このＦＭコード信号を転送する従来のデータ転送回路は
、より多くのデータを転送するために複数のシフトレジ
スタを具備している。そしてこの種のデータ転送回路に
は、５ＹＮＣパターン検出によりシフトレジスタの内容
が外部へ転送可能状態になったことを示すＲｅａｄｙ信
号端子が付設され、この端子を介してマイクロコンピュ
ータ等の外部回路からシフトレジスタのクロックを、デ
ータを順次シフトレジスタに入力するだめの内部シフト
クロックから、外部転送用クロックに切替えるだめの信
号を供給し、この外部転送用クロックに従１
ｉ １ニア ７ ） Ｖ ’／ ｘ、ＯＦ’３ｇｋ ｆ
ｌ ｔｂヵｉ−＋ヵ、。
、より多くのデータを転送するために複数のシフトレジ
スタを具備している。そしてこの種のデータ転送回路に
は、５ＹＮＣパターン検出によりシフトレジスタの内容
が外部へ転送可能状態になったことを示すＲｅａｄｙ信
号端子が付設され、この端子を介してマイクロコンピュ
ータ等の外部回路からシフトレジスタのクロックを、デ
ータを順次シフトレジスタに入力するだめの内部シフト
クロックから、外部転送用クロックに切替えるだめの信
号を供給し、この外部転送用クロックに従１
ｉ １ニア ７ ） Ｖ ’／ ｘ、ＯＦ’３ｇｋ ｆ
ｌ ｔｂヵｉ−＋ヵ、。
出力していた。また、ＦＭコード信号の４つのモードの
どれを出力させるかの選択はセレクト端子２本を用いて
なされている。
どれを出力させるかの選択はセレクト端子２本を用いて
なされている。
このような方法でデータ転送を行なう従来のデータ転送
回路は複数のシフトレジスタ（この場合各シフトレジス
タけ２９ビツト）を持つところとなる。したがって、こ
の回路を半導体集積回路化する場合、チップ面積の増大
を招くことになる。
回路は複数のシフトレジスタ（この場合各シフトレジス
タけ２９ビツト）を持つところとなる。したがって、こ
の回路を半導体集積回路化する場合、チップ面積の増大
を招くことになる。
また、マイクロコンピュータ等の外部回路との結合に最
低限必要なデータ出力端子、外部転送用クロック端子お
よび２本のセレクト端子さらにこれら以外にＲｅａｄｙ
端子、クロック切替端子の合計６端子が必要になり外部
回路の負担が重くなる。
低限必要なデータ出力端子、外部転送用クロック端子お
よび２本のセレクト端子さらにこれら以外にＲｅａｄｙ
端子、クロック切替端子の合計６端子が必要になり外部
回路の負担が重くなる。
発明の目的
本発明はＹｌ（Ｄ方式ビデオディスクのＦＭコード信号
を転送する回路として、回路規模の増大を招くことがな
く、かつマイクロコンピュータ等外部回路の負担を経く
することができる構成のデータ転送回路を提供するもの
である。
を転送する回路として、回路規模の増大を招くことがな
く、かつマイクロコンピュータ等外部回路の負担を経く
することができる構成のデータ転送回路を提供するもの
である。
発明の構成
本発明のデータ転送回路は、１つのシフトレジスタ、５
ＹＮＣパタ一ン検出回路およびクロック切替回路を有し
、２本のセレクト端子により選択されたモードのＦＭコ
ード信号をシフトレジスタに保持し、この５ＹＮＣパタ
一ン検出信号をデータ出力端子と一本化し、さらに、５
ＹＮＣパターン検出により内部のシフトクロックと外部
転送用クロックとを自動的に切替えるように構成された
回路であり、本発明によれば回路規模の縮少と、マイク
ロコンピュータ等の外部回路の負担の軽減がはかられる
。
ＹＮＣパタ一ン検出回路およびクロック切替回路を有し
、２本のセレクト端子により選択されたモードのＦＭコ
ード信号をシフトレジスタに保持し、この５ＹＮＣパタ
一ン検出信号をデータ出力端子と一本化し、さらに、５
ＹＮＣパターン検出により内部のシフトクロックと外部
転送用クロックとを自動的に切替えるように構成された
回路であり、本発明によれば回路規模の縮少と、マイク
ロコンピュータ等の外部回路の負担の軽減がはかられる
。
実施例の説明
第２図は本発明のデータ転送回路の一実施例を示すブロ
ック図であり、図中１はＦＭコード信号復調回路の出力
が供給されるデータ入力端子、２は２９ピツト構成のシ
フトレジスタ、３および４はセレクト端子、５は５ＹＮ
Ｃパタ一ン検出回路、６〜１１はシフトレジスタの出力
線、１２け５ＹＮＣパタ一ン検出信号線、１３け内部の
シフトクロック端子、１４け外部転送用クロック端子、
１５はり０７り切替回路、１６はデータ出力信号線、１
７はＲｅａｄｙ信号線、１８はＡＮＤ回路、１９１９け
シフトレジスタのクロック信号線そして２゜はデータ出
力端子である。
ック図であり、図中１はＦＭコード信号復調回路の出力
が供給されるデータ入力端子、２は２９ピツト構成のシ
フトレジスタ、３および４はセレクト端子、５は５ＹＮ
Ｃパタ一ン検出回路、６〜１１はシフトレジスタの出力
線、１２け５ＹＮＣパタ一ン検出信号線、１３け内部の
シフトクロック端子、１４け外部転送用クロック端子、
１５はり０７り切替回路、１６はデータ出力信号線、１
７はＲｅａｄｙ信号線、１８はＡＮＤ回路、１９１９け
シフトレジスタのクロック信号線そして２゜はデータ出
力端子である。
次にこのデータ転送回路の動作を説明する。ＦＭコード
信号はデータ入力端子１を介してシフトレジスタに順次
シリアル入力される。このときのシフトレジスタ２のク
ロックはクロック信号線１９から供給される。また、ク
ロックはクロック切替回路１５により内部のシフトクロ
ック端子１３に加わるクロックが選択される。シフトレ
ジスタの上位側の６ビツトの出力は常時５ＹＮＣバタ一
／検出回路５に信号線６〜１１を通して送られており、
セレクタ端子３と４に加わるセレクト信号の制御のもと
に選択されたモードの５ＹＮＣパターンの検出を行って
いる。５ＹＮＣパタ一ン検出信号はクロック切替回路１
５に信号線１２を通じて送られている。５ＹＮＣパター
ンが検出されるとクロツク信号線１９全通してシフトレ
ジスタ２へ送らｔするクロックが内部シフトクロックか
ら端子に印加さｔｔている内部シフトクロックから外部
伝送用クロッフグ１４子１４に印加されている外部転送
用り０ツクに切替えられる。また、５ＹＮＣ検出信検出
量ｅａｄｙ信号線１７を通じてＡＮＤＮＯゲートに加わ
りデータ出力信号、９３１６に加わるデータ出力のデー
タ出力端子２ｏへの出力を制御する。
信号はデータ入力端子１を介してシフトレジスタに順次
シリアル入力される。このときのシフトレジスタ２のク
ロックはクロック信号線１９から供給される。また、ク
ロックはクロック切替回路１５により内部のシフトクロ
ック端子１３に加わるクロックが選択される。シフトレ
ジスタの上位側の６ビツトの出力は常時５ＹＮＣバタ一
／検出回路５に信号線６〜１１を通して送られており、
セレクタ端子３と４に加わるセレクト信号の制御のもと
に選択されたモードの５ＹＮＣパターンの検出を行って
いる。５ＹＮＣパタ一ン検出信号はクロック切替回路１
５に信号線１２を通じて送られている。５ＹＮＣパター
ンが検出されるとクロツク信号線１９全通してシフトレ
ジスタ２へ送らｔするクロックが内部シフトクロックか
ら端子に印加さｔｔている内部シフトクロックから外部
伝送用クロッフグ１４子１４に印加されている外部転送
用り０ツクに切替えられる。また、５ＹＮＣ検出信検出
量ｅａｄｙ信号線１７を通じてＡＮＤＮＯゲートに加わ
りデータ出力信号、９３１６に加わるデータ出力のデー
タ出力端子２ｏへの出力を制御する。
第３図は、第２図で示したシフトレジスタ２の上位側６
ビｙトと５ＹＮＣパタ一ン検出回路５の具体的回路構成
を示す図であり、Ｄフリップ７０ツブ２１〜２６でシフ
トレジスタの上位側６ピツトが構成され、排他的論理和
ゲート２７．２８および６人力ＮＯＲゲート２９とで５
ＹＮＣパタ一ン検出回路が構成されている。なお３０は
インバータである。
ビｙトと５ＹＮＣパタ一ン検出回路５の具体的回路構成
を示す図であり、Ｄフリップ７０ツブ２１〜２６でシフ
トレジスタの上位側６ピツトが構成され、排他的論理和
ゲート２７．２８および６人力ＮＯＲゲート２９とで５
ＹＮＣパタ一ン検出回路が構成されている。なお３０は
インバータである。
７Ｍコードの５ＹＮＣパターンｆｉＮＯＲゲート２９を
用いて検出している。この際Ｋ、各モードに対するセレ
クト端子３と４に繋がるセレクト線入とＢの論理を下表
のように設定しておくと４ビツトの５ＹＮＣパターンを
検出した時の排他的論１ 理和ゲート２γ、２
８の出力も“Ｌ・・レベルとなり、５ＹＮＣパターンと
選択されたモードパターンを検出すると６人力ＮＯＲゲ
ート２９の出力は６°Ｈ′′ レベルとなりデータが
転送可能になったことがわかる。
用いて検出している。この際Ｋ、各モードに対するセレ
クト端子３と４に繋がるセレクト線入とＢの論理を下表
のように設定しておくと４ビツトの５ＹＮＣパターンを
検出した時の排他的論１ 理和ゲート２γ、２
８の出力も“Ｌ・・レベルとなり、５ＹＮＣパターンと
選択されたモードパターンを検出すると６人力ＮＯＲゲ
ート２９の出力は６°Ｈ′′ レベルとなりデータが
転送可能になったことがわかる。
第４図は、クロック切替回路とデータ出力回路の具体的
な回路例を示す図である。２人力ＮＯＲゲート３１．イ
ンバータ３２．Ｄ７リノフ′７０・ノブ３３および人Ｎ
ＤゲートとＮＯＲゲートからなるＡＮＤ−ＮＯＲゲート
３４でクロック切替回路が構成されている。ここでＤ７
リツプ７０ノア゛３３のクロック信号周波数は、第３図
で示すシフトレジスタのクロック信号周波数よりも十分
高い周波数であり、また、Ｄフリップ７０ツフ″３３の
クリア信号は垂直同期信号の１“ＬＩ′ｖペルでり１ノ
アされるものとする。
な回路例を示す図である。２人力ＮＯＲゲート３１．イ
ンバータ３２．Ｄ７リノフ′７０・ノブ３３および人Ｎ
ＤゲートとＮＯＲゲートからなるＡＮＤ−ＮＯＲゲート
３４でクロック切替回路が構成されている。ここでＤ７
リツプ７０ノア゛３３のクロック信号周波数は、第３図
で示すシフトレジスタのクロック信号周波数よりも十分
高い周波数であり、また、Ｄフリップ７０ツフ″３３の
クリア信号は垂直同期信号の１“ＬＩ′ｖペルでり１ノ
アされるものとする。
５ＹＮＣパタ一ン検出回路５からの５ＹＮＣ検出信検出
量力線１２を介して２人力ＮＯＲゲート３１に送られ、
次にインバータ３２で位相反転されてＤフリップ７０ツ
ブ３３に加わり、ここで保持される。この結果Ｄクリッ
プ７０ツブの３３の出力Ｑ、Ｑは以前の状態から反転し
、この出力でＡＮＤ−ＮＯＲゲート３４を制御してシフ
トレジスタ２へ送るクロックを切替える。同時に、Ｄフ
ＩＪ ノブ７０ツブ３３のＱ出力が１”Ｈ”レベルにな
るとデータ出力信号線１６を介してシフトレジスタ２の
内容が外部転送用クロック端子１４に印加される外部転
送用クロックに従って送り出ざ九る。
量力線１２を介して２人力ＮＯＲゲート３１に送られ、
次にインバータ３２で位相反転されてＤフリップ７０ツ
ブ３３に加わり、ここで保持される。この結果Ｄクリッ
プ７０ツブの３３の出力Ｑ、Ｑは以前の状態から反転し
、この出力でＡＮＤ−ＮＯＲゲート３４を制御してシフ
トレジスタ２へ送るクロックを切替える。同時に、Ｄフ
ＩＪ ノブ７０ツブ３３のＱ出力が１”Ｈ”レベルにな
るとデータ出力信号線１６を介してシフトレジスタ２の
内容が外部転送用クロック端子１４に印加される外部転
送用クロックに従って送り出ざ九る。
すなわち、５ＹＮＣパタ一ン検出信号Ｉｖｉ１１２を介
して５ＹＮＣパタ一ン検出信号がＤフリップ７０ツブ３
３に加わり、これが保持されるまではデータ出力端子２
０の出力論理レベルは１°Ｌ ＩＩ レベルであり、５
ＹＮＣ検出パタ一ン信号が保持されると“°Ｈ″レベル
となり、以後外部転送りロック端子１４に印加される外
部転送用クロックによってシフトレジスタ２の内容が順
次ンリアル出力される。
して５ＹＮＣパタ一ン検出信号がＤフリップ７０ツブ３
３に加わり、これが保持されるまではデータ出力端子２
０の出力論理レベルは１°Ｌ ＩＩ レベルであり、５
ＹＮＣ検出パタ一ン信号が保持されると“°Ｈ″レベル
となり、以後外部転送りロック端子１４に印加される外
部転送用クロックによってシフトレジスタ２の内容が順
次ンリアル出力される。
寸だ、セレクト端子３１ ４の付設により転送する７Ｍ
コードの切替えがなされるため、／７トレジスタを１つ
配設することで確実な回路動作が実効される。
コードの切替えがなされるため、／７トレジスタを１つ
配設することで確実な回路動作が実効される。
発明の詳細
な説明したところから明らかなように、本発明のデータ
転送回路は、従来のもののように複数のシフトレジスタ
を用いる必要がなく、したがって、この回路を半導体集
積回路化した場合、チップ面積が大幅に減少する。また
、マイクロコンピュータ等の外部回路との結合に必要な
信号線の数を最少限に抑えることができるため、外部回
路の負担を軽減できることは勿論のこと、半導体集積回
路化した場合、外部リード数が少なくなり、パッケージ
の小型化をはかる効果も奏される。
転送回路は、従来のもののように複数のシフトレジスタ
を用いる必要がなく、したがって、この回路を半導体集
積回路化した場合、チップ面積が大幅に減少する。また
、マイクロコンピュータ等の外部回路との結合に必要な
信号線の数を最少限に抑えることができるため、外部回
路の負担を軽減できることは勿論のこと、半導体集積回
路化した場合、外部リード数が少なくなり、パッケージ
の小型化をはかる効果も奏される。
第１図はＦＭコード信号のＦＯＲＭＡＴを示す図、第２
図は本発明の一実施例の構成を示すブロック図、第３図
はシフトレジスタの一部と５ＹＮＣ検出回路の具体的回
路構成を示す一実施列図、第４図はクロック切替回路と
データ出力回路の具体的回路構成を示す図である。 １・・・・・データ入力端子、２・・・・・２９ピノト
ノ７トレンスタ、３，４・・・・・セレクト端子、５・
・・・・５ＹＮＣパタ一ン検出回路、６〜１１・旧・・
シフトレジスタ出力線、１２・・・・・５ＹＮＣパタ一
ン検出１ｇ号線、１３・・・・・・内部／フトク”７り
信号端子、１４・・・・外部転送用クロック信号端子、
１５・・・・・クロック切替回路、１６・・・・・・デ
ータ出力信号線、１７・・・・・・Ｒａａｄｙ信号線、
１８・・・・・・ＡＮＤゲート、１９・・・・・・シフ
トレジスタのクロック信号線、２０・・・・・・データ
出力端子、２１〜２６．３３・・・・・・Ｄフリップフ
ロップ、２γ、２８・・・・・・排他的論理和回路、２
Ｓ・・・・・・６人力ＮＯＲゲート、３０．３２・・・
・・・インバータ、３１・・・・・・２人力ＮＯＲゲー
ト、３４・・・・・・ＡＮＤ−ＮＯＲゲート。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第 ３ 図
図は本発明の一実施例の構成を示すブロック図、第３図
はシフトレジスタの一部と５ＹＮＣ検出回路の具体的回
路構成を示す一実施列図、第４図はクロック切替回路と
データ出力回路の具体的回路構成を示す図である。 １・・・・・データ入力端子、２・・・・・２９ピノト
ノ７トレンスタ、３，４・・・・・セレクト端子、５・
・・・・５ＹＮＣパタ一ン検出回路、６〜１１・旧・・
シフトレジスタ出力線、１２・・・・・５ＹＮＣパタ一
ン検出１ｇ号線、１３・・・・・・内部／フトク”７り
信号端子、１４・・・・外部転送用クロック信号端子、
１５・・・・・クロック切替回路、１６・・・・・・デ
ータ出力信号線、１７・・・・・・Ｒａａｄｙ信号線、
１８・・・・・・ＡＮＤゲート、１９・・・・・・シフ
トレジスタのクロック信号線、２０・・・・・・データ
出力端子、２１〜２６．３３・・・・・・Ｄフリップフ
ロップ、２γ、２８・・・・・・排他的論理和回路、２
Ｓ・・・・・・６人力ＮＯＲゲート、３０．３２・・・
・・・インバータ、３１・・・・・・２人力ＮＯＲゲー
ト、３４・・・・・・ＡＮＤ−ＮＯＲゲート。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第 ３ 図
Claims (1)
- ＦＭコード信号復調回路の出力がデータとして供給され
るシフトレジスタと、ＦＭコード信号のモード選択用の
端子が付設され、前記シフトレジスタに保持された同期
パターンならびにモードパターン情報が常時供給される
同期パターン検出回路と、内部シフトクロックおよび外
部転送用クロックの双方が供給され、前記同期パターン
検出回路における同期パターンの検出で、前記シフトレ
ジスタへ供給するクロックを内部シフトクロックから外
部転送用クロックに切り替えるクロック切替回路とを具
備し、前記モード選択用の端子により選択された出力デ
ータの出力端子への出力が、前記同期パターンの検出信
号で制御されることを特徴とするデータ転送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59170650A JPS6150255A (ja) | 1984-08-16 | 1984-08-16 | デ−タ転送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59170650A JPS6150255A (ja) | 1984-08-16 | 1984-08-16 | デ−タ転送回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6150255A true JPS6150255A (ja) | 1986-03-12 |
Family
ID=15908808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59170650A Pending JPS6150255A (ja) | 1984-08-16 | 1984-08-16 | デ−タ転送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6150255A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5764382A (en) * | 1980-10-03 | 1982-04-19 | Victor Co Of Japan Ltd | Address and chapter inputting circuit of recording medium reproducing device |
| JPS57147177A (en) * | 1981-03-04 | 1982-09-10 | Hitachi Ltd | Address signal detecting circuit |
| JPS57176580A (en) * | 1981-04-20 | 1982-10-29 | Ricoh Co Ltd | Magnetic disc controller |
-
1984
- 1984-08-16 JP JP59170650A patent/JPS6150255A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5764382A (en) * | 1980-10-03 | 1982-04-19 | Victor Co Of Japan Ltd | Address and chapter inputting circuit of recording medium reproducing device |
| JPS57147177A (en) * | 1981-03-04 | 1982-09-10 | Hitachi Ltd | Address signal detecting circuit |
| JPS57176580A (en) * | 1981-04-20 | 1982-10-29 | Ricoh Co Ltd | Magnetic disc controller |
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