JPS6150335B2 - - Google Patents
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- Publication number
- JPS6150335B2 JPS6150335B2 JP56069234A JP6923481A JPS6150335B2 JP S6150335 B2 JPS6150335 B2 JP S6150335B2 JP 56069234 A JP56069234 A JP 56069234A JP 6923481 A JP6923481 A JP 6923481A JP S6150335 B2 JPS6150335 B2 JP S6150335B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- signal
- bits
- result
- multiplication
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/53—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel
- G06F7/5324—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel partitioned, i.e. using repetitively a smaller parallel parallel multiplier or using an array of such smaller multipliers
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- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
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- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Computational Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Description
【発明の詳細な説明】
本発明はデジタル乗算回路に係り、PCM等の
デジタル信号のレベル及び周波数特性を変更する
デジタル信号処理用機器に使用される乗算器にお
いて、乗算器のビツト数が制限れているにもかゝ
わらず処理する入力データのビツト数が乗算器の
ビツト数よりも大きくても倍精度演算により乗算
処理を可能にするデジタル乗算回路を提供するこ
とを目的とする。
デジタル信号のレベル及び周波数特性を変更する
デジタル信号処理用機器に使用される乗算器にお
いて、乗算器のビツト数が制限れているにもかゝ
わらず処理する入力データのビツト数が乗算器の
ビツト数よりも大きくても倍精度演算により乗算
処理を可能にするデジタル乗算回路を提供するこ
とを目的とする。
一般にPCMデジタル信号をレベル減衰させた
り周波数特性を変更したりする場合はデジタル乗
算器が必要になつてくる。ところが乗算器のビツ
ト数が乗数入力データ又は被乗数である任意の係
数のビツト数よりも小さい場合は分割して計算し
なくてはならない。
り周波数特性を変更したりする場合はデジタル乗
算器が必要になつてくる。ところが乗算器のビツ
ト数が乗数入力データ又は被乗数である任意の係
数のビツト数よりも小さい場合は分割して計算し
なくてはならない。
一方、PCMデジタル信号は通常２の補数表示
で扱う。このような２の補数表示のデータを上記
のように分割して計算する場合、乗数の入力デー
タもしくは被乗数の係数が負の場合には分割計算
が不可能である。例えば、入力信号が８ビツト、
係数が４ビツトの乗算を４ビツトの乗算器２つで
実施する事を考える。
で扱う。このような２の補数表示のデータを上記
のように分割して計算する場合、乗数の入力デー
タもしくは被乗数の係数が負の場合には分割計算
が不可能である。例えば、入力信号が８ビツト、
係数が４ビツトの乗算を４ビツトの乗算器２つで
実施する事を考える。
即ち、入力信号が0.1011101で係数が1.010であ
つた場合、通常の８ビツトの計算では答えは
11.0111010010であるが、これを４ビツトずつに
分割して計算すると最初の４ビツトは0101×1010
＝11100010であり次の４ビツトは1101×1010＝
00010010でありこれらを加算した結果は
11.1000110010となり真の答えと全く相違した結
果が得られてしまう。このため従来においては第
１図に示されているように端子１に入来し、保持
器２に保持された入力データ及び係数器４から出
力された係数は変換器３，５において各々バイナ
リーコードに変換され乗算器６に供給される。乗
算器６にて、乗算された結果は変換器１０におい
てオフセツトバイナリーコードからの２の補数表
示に変換されて出力されねばならない。この為、
変換器３，５，１０が必要でありさらに演算処理
の時間が長くなるなどの欠点があつた。
つた場合、通常の８ビツトの計算では答えは
11.0111010010であるが、これを４ビツトずつに
分割して計算すると最初の４ビツトは0101×1010
＝11100010であり次の４ビツトは1101×1010＝
00010010でありこれらを加算した結果は
11.1000110010となり真の答えと全く相違した結
果が得られてしまう。このため従来においては第
１図に示されているように端子１に入来し、保持
器２に保持された入力データ及び係数器４から出
力された係数は変換器３，５において各々バイナ
リーコードに変換され乗算器６に供給される。乗
算器６にて、乗算された結果は変換器１０におい
てオフセツトバイナリーコードからの２の補数表
示に変換されて出力されねばならない。この為、
変換器３，５，１０が必要でありさらに演算処理
の時間が長くなるなどの欠点があつた。
本発明は上記欠点を除去するものであり具体的
実施例について第２図とゝもに説明する。
実施例について第２図とゝもに説明する。
本実施例においては、４ビツト×４ビツトの乗
算器を用い、乗数の入力データは８ビツト、被乗
数の係数は４ビツトであるとする。即ち、入力デ
ータは0.1011101、係数は1.010として２の補数で
表示され、この乗算を４×４ビツトの乗算器で実
行することを考える。
算器を用い、乗数の入力データは８ビツト、被乗
数の係数は４ビツトであるとする。即ち、入力デ
ータは0.1011101、係数は1.010として２の補数で
表示され、この乗算を４×４ビツトの乗算器で実
行することを考える。
まず、端子１１に入来した入力データは入力保
持器１２，１３にてそれぞれ４ビツトの信号系列
として保持される。即ち、入力保持器１２へ上位
４ビツトの0.101が入力され、入力保持器１３へ
は下位４ビツトの1101が入力される。
持器１２，１３にてそれぞれ４ビツトの信号系列
として保持される。即ち、入力保持器１２へ上位
４ビツトの0.101が入力され、入力保持器１３へ
は下位４ビツトの1101が入力される。
入力保持器１２から上位４ビツトの出力0.101
と係数器４からの係数1.010とは乗算器６にて乗
算されて、1.100010を得て保持器７に供給され
る。
と係数器４からの係数1.010とは乗算器６にて乗
算されて、1.100010を得て保持器７に供給され
る。
一方入力保持器１３からの下位４ビツトの出力
1101は信号処理器１４に供給される。信号処理器
１４は前記下位４ビツト信号を1/2倍する。即
ち、出力信号は１ビツトずつ下位へシフトされ
MSBへは０が入られて、0110となる。乗算器６
はこの0110と係数1.010とを乗算し、この結果
11.011100は保持器８に供給される。保持器８の
出力は信号処理器１５に供給される。信号処理器
１５は、前記乗算結果の８ビツトのデータをまず
２倍にする。即ち11.011100は２倍にされて、
10.111000とする。こゝで、このデータは、保持
器７に蓄えられた上位ビツトの演算結果との桁合
せのために右へ４ビツトシフトされる。一般に８
ビツト×８ビツトの乗算を分割して４ビツト×４
ビツトで実行する場合、２の補数表示で負数が被
乗数に入つていると、演算中で２の補数表示処理
をすることにより４ビツト×４ビツトの演算結果
と８ビツト×８ビツトの演算結果との間に原理的
な誤差を生ずる。よつて、前記右へ４ビツトシフ
トさせる際には、MSBが負数の場合には同じく
負数を上位へ追加させ111110111000の12ビツトと
する。こゝで下位ビツトの演算結果を、上位ビツ
トの演算結果に桁合せのために所定ビツトだけシ
フトさせるということは、上記のような方法で右
へ４ビツトシフトさせるということを意味する。
この12ビツトの出力データと前記保持器７の出力
データとが加算器９で加算され、その結果
11.0111011000を得て、出力される。この結果と
真値11.0111010010との間は多少差異が生ずるが
８ビツトで出力される加算器では1.0111011であ
り、LSBが１ビツト相違する。即ち確率としては
１／2LSB差が生ずることになる。この誤差は、
信号処理器を付加することにより、より精度を上
げて減少することがきる。
1101は信号処理器１４に供給される。信号処理器
１４は前記下位４ビツト信号を1/2倍する。即
ち、出力信号は１ビツトずつ下位へシフトされ
MSBへは０が入られて、0110となる。乗算器６
はこの0110と係数1.010とを乗算し、この結果
11.011100は保持器８に供給される。保持器８の
出力は信号処理器１５に供給される。信号処理器
１５は、前記乗算結果の８ビツトのデータをまず
２倍にする。即ち11.011100は２倍にされて、
10.111000とする。こゝで、このデータは、保持
器７に蓄えられた上位ビツトの演算結果との桁合
せのために右へ４ビツトシフトされる。一般に８
ビツト×８ビツトの乗算を分割して４ビツト×４
ビツトで実行する場合、２の補数表示で負数が被
乗数に入つていると、演算中で２の補数表示処理
をすることにより４ビツト×４ビツトの演算結果
と８ビツト×８ビツトの演算結果との間に原理的
な誤差を生ずる。よつて、前記右へ４ビツトシフ
トさせる際には、MSBが負数の場合には同じく
負数を上位へ追加させ111110111000の12ビツトと
する。こゝで下位ビツトの演算結果を、上位ビツ
トの演算結果に桁合せのために所定ビツトだけシ
フトさせるということは、上記のような方法で右
へ４ビツトシフトさせるということを意味する。
この12ビツトの出力データと前記保持器７の出力
データとが加算器９で加算され、その結果
11.0111011000を得て、出力される。この結果と
真値11.0111010010との間は多少差異が生ずるが
８ビツトで出力される加算器では1.0111011であ
り、LSBが１ビツト相違する。即ち確率としては
１／2LSB差が生ずることになる。この誤差は、
信号処理器を付加することにより、より精度を上
げて減少することがきる。
以上の実施例では、入力信号データを分割し、
下位ビツトに対して信号処理を施したが、係数の
データを同様に分割して処理してもよい。又、保
持器を増加させることにより実施例の８ビツトに
限らず任意のビツト数で乗算処理が行なえる。
下位ビツトに対して信号処理を施したが、係数の
データを同様に分割して処理してもよい。又、保
持器を増加させることにより実施例の８ビツトに
限らず任意のビツト数で乗算処理が行なえる。
このように本実施例ではPCMデジタル信号
を、２の補数表示のまゝ乗算できることが可能で
あり、入出力の保持器の配線変更のみで該乗算器
を構成でき演算時間の短縮化も計れる。
を、２の補数表示のまゝ乗算できることが可能で
あり、入出力の保持器の配線変更のみで該乗算器
を構成でき演算時間の短縮化も計れる。
上述の如く本発明になるデジタル乗算回路で
は、２の補数として表示されたデジタル信号に所
定の係数を乗算するデジタル乗算回路において、
該デジタル信号を上位側信号ビツト系列と下位側
信号ビツト系列に分割し保持する保持回路と、該
下位側信号ビツト系列を右へ少なくとも１ビツト
ずつシフトし、最上位ビツトへは０を挿入する第
１の信号処理回路と、該第１の信号処理回路から
の出力ビツトおよび前記上位側ビツト系列を前記
係数に乗算する乗算回路と、該第１の信号処理回
路からの出力ビツトの乗算結果を左へ１ビツトず
つシフトし、該１ビツトシフト結果が前記上位側
ビツト系列の乗算結果に対して桁が一致するよう
に所定のビツトだけ該１ビツトシフト結果をシフ
トして下位演算結果を得る第２の信号処理回路
と、該第２の信号処理回路からの下位演算結果と
前記上位側ビツト系列の乗算結果とを加算して乗
算結果を得る加算回路とからなるようにしたゝ
め、直接２の補数表示のまゝで乗算が可能であ
り、入力および出力保持器の出力の配線変更のみ
で乗算器が構成でき回路構成が簡単であり、演算
時間の大幅な短縮が可能であり、演算誤差が発生
しないという特長が得られる。さらに係数側に上
記処理を施し、入力デジタル信号はそのまゝ通過
させても同様な特長が得ることができる。
は、２の補数として表示されたデジタル信号に所
定の係数を乗算するデジタル乗算回路において、
該デジタル信号を上位側信号ビツト系列と下位側
信号ビツト系列に分割し保持する保持回路と、該
下位側信号ビツト系列を右へ少なくとも１ビツト
ずつシフトし、最上位ビツトへは０を挿入する第
１の信号処理回路と、該第１の信号処理回路から
の出力ビツトおよび前記上位側ビツト系列を前記
係数に乗算する乗算回路と、該第１の信号処理回
路からの出力ビツトの乗算結果を左へ１ビツトず
つシフトし、該１ビツトシフト結果が前記上位側
ビツト系列の乗算結果に対して桁が一致するよう
に所定のビツトだけ該１ビツトシフト結果をシフ
トして下位演算結果を得る第２の信号処理回路
と、該第２の信号処理回路からの下位演算結果と
前記上位側ビツト系列の乗算結果とを加算して乗
算結果を得る加算回路とからなるようにしたゝ
め、直接２の補数表示のまゝで乗算が可能であ
り、入力および出力保持器の出力の配線変更のみ
で乗算器が構成でき回路構成が簡単であり、演算
時間の大幅な短縮が可能であり、演算誤差が発生
しないという特長が得られる。さらに係数側に上
記処理を施し、入力デジタル信号はそのまゝ通過
させても同様な特長が得ることができる。
第１図は従来の一実施例の回路図、第２図は本
発明のデジタル乗算器の一実施例の回路図であ
る。 ２，７，８，１２，１３……保持器、３，５，
１０……変換器、６……乗算器、９……加算器、
１４，１５……信号処理器。
発明のデジタル乗算器の一実施例の回路図であ
る。 ２，７，８，１２，１３……保持器、３，５，
１０……変換器、６……乗算器、９……加算器、
１４，１５……信号処理器。
Claims (1)
- １ ２の補数として表示されたデジタル信号に所
定の係数を乗算するデジタル乗算回路において、
該デジタル信号を上位側信号ビツト系列と下位側
信号ビツト系列に分割し保持する保持回路と、該
下位側信号ビツト系列を右へ少くとも１ビツトず
つシフトし、最上位ビツトへは０を挿入する第１
の信号処理回路と、該第１の信号処理回路からの
出力ビツトおよび前記上位側ビツト系列を前記係
数に乗算する乗算回路と該第１の信号処理回路か
らの出力ビツトの乗算結果を左へ１ビツトずつシ
フトし、該１ビツトシフト結果が前記上位側ビツ
ト系列の乗算結果に対して桁が一致するように所
定のビツトだけ該１ビツトシフト結果をシフトし
て下位演算結果を得る第２の信号処理回路と、該
第２の信号処理回路からの下位演算結果と前記上
位側ビツト系列の乗算結果とを加算して乗算結果
を得る加算回路とからなることを特徴とするデジ
タル乗算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56069234A JPS57182845A (en) | 1981-05-08 | 1981-05-08 | Digital multiplying circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56069234A JPS57182845A (en) | 1981-05-08 | 1981-05-08 | Digital multiplying circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57182845A JPS57182845A (en) | 1982-11-10 |
| JPS6150335B2 true JPS6150335B2 (ja) | 1986-11-04 |
Family
ID=13396838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56069234A Granted JPS57182845A (en) | 1981-05-08 | 1981-05-08 | Digital multiplying circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57182845A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2544326B2 (ja) * | 1984-11-14 | 1996-10-16 | ソニー株式会社 | ディジタルフィルタ |
-
1981
- 1981-05-08 JP JP56069234A patent/JPS57182845A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57182845A (en) | 1982-11-10 |
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