JPS5868109A - 機能拡張性を有するプログラマブルシ−ケンスコントロ−ラ - Google Patents
機能拡張性を有するプログラマブルシ−ケンスコントロ−ラInfo
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- JPS5868109A JPS5868109A JP56164941A JP16494181A JPS5868109A JP S5868109 A JPS5868109 A JP S5868109A JP 56164941 A JP56164941 A JP 56164941A JP 16494181 A JP16494181 A JP 16494181A JP S5868109 A JPS5868109 A JP S5868109A
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- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/052—Linking several PLC's
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/11—Plc I-O input output
- G05B2219/1159—Image table, memory
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- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、プログラマブルシーケンスコントローラ（以
下ＰＣと称する）に係り、特に各種制御対象の制御シス
テムとしての機能拡張性を備工たプログラマブルシーケ
ンスコントローラに関する。
下ＰＣと称する）に係り、特に各種制御対象の制御シス
テムとしての機能拡張性を備工たプログラマブルシーケ
ンスコントローラに関する。
この種のＰＣ１ｃ制御対象であ７Ｓ機械装置ｔｉｉｔ＜
使用する場合、特にＰＣが小型であると、現状において
は次のような問題点が指摘されている。
使用する場合、特にＰＣが小型であると、現状において
は次のような問題点が指摘されている。
■
なお、小型のｌ） Ｃとは、一般に／６データ数が１２
８以下でメモリ容量がＩＫＷ以下のものをいう。
８以下でメモリ容量がＩＫＷ以下のものをいう。
げ）小型ＰＣを使用している状態で、仕様に変更等が生
じた時、ＰＣに拡張性がないため、中型規模のＰＣ（２
）データ数１２８〜５１２、メモリ容量１〜４Ｋ）と置
換える必要があること。
じた時、ＰＣに拡張性がないため、中型規模のＰＣ（２
）データ数１２８〜５１２、メモリ容量１〜４Ｋ）と置
換える必要があること。
−）小型１−’Ｃの場合、コストパーフォーマンス上１
−５ 大型規模のＰ Ｃ（／６アータ数５１２以上、メモリ容
量４に以上）Ｋ比べ、各柚機能、例えばプログラミング
、診断、拡張性の点で劣ること。
−５ 大型規模のＰ Ｃ（／６アータ数５１２以上、メモリ容
量４に以上）Ｋ比べ、各柚機能、例えばプログラミング
、診断、拡張性の点で劣ること。
（ハ）小型ＰＣと大型ＰＣとでは、その機能が異なるの
で、同一の操作性が得られないこと。
で、同一の操作性が得られないこと。
に）小型ＰＣを複数台便用して並列運転する場合、各Ｐ
Ｃ間のインターロックヲ外モジュ〇 一ル経由で行う必要があること。
Ｃ間のインターロックヲ外モジュ〇 一ル経由で行う必要があること。
（ホ）小型ＰＣを複数台並列使用する場合、シーケンス
プログラムのローディングは、各ＰＣ毎に行う必要があ
ること。
プログラムのローディングは、各ＰＣ毎に行う必要があ
ること。
（へ）小型ＰＣは大型ＰＣに比べて、例えば演算処理の
速度等の機能が低いこと。
速度等の機能が低いこと。
第１図は、現在−膜圧便用されているＰＣの概略的な構
成を示すブロック回路図である。すなわち、第１図にお
いて、ＰＣｄ、制御対象である機械製ＴｆＭＴの一部で
ある入力要素Ｍ’ｌｌ’ＩＮ（押ボタンスイッチ）およ
び出力要素ＭＴ ＯＵＴ（リレーコイル）等と接続され
る。ＰＣは、プログラムメモリユニット１ｏ、’７−ゾ
ータメモリユニツト１２．インタフェースユニット１４
、レーモジュールユニツｈ１ｓ、演ＪＩＦユニット１８
およびコントロールユニット２０とから構成さたている
。プログラムメモリユニット１０Ｆｉ、機械装置ＭＴの
動作シーケンスに応じた処理すべき命令群がストアされ
ている。し６データメモリユニツト１２は、機械製［Ｍ
Ｔの各入力、出力要素（Ｍ′ＰＬＮ１ＭＴＯＵＴ）の作
動状態をストアしている。演算ユニット１８は、プログ
ラムメモリー０からの命令語をライン１０２ を介して
奴り込み、かつその命令を実行するのに一タメモリユニ
ット１２から取り込むよう接続配置される。この演算ユ
ニット１８は、タイマー５−Ａ＾ 等のようにシーケンス処理の過程で内部的に用イラれる
処理に必要なカウンタ、レジスタ等ヲ有しており、これ
らの結果（タイムアツプ等の信号）をプログラムメモリ
ユニット１０内のメモ１ノエリア（ＲＡＭ）に一時的に
記憶するよう構成する。なお、インタフェースユニット
１４とに結合している。そして、コントロールユニット
２０は、前記各ユニット１０，１２，１４゜１６および
１８に対する指令を与えるもので、これらの指令はそｎ
、ぞれ１０１，１０４，１０７゜１０８．１０５ を
介して伝達される。例えば、ライン１０８は、機械装置
Ｍ′ｒとレーモジュールユニット１６との信号の授受を
指令するためのタイミング信号やアドレス信号供給用と
Ｌ７て使用される。また、ライン１０１は、プログラム
メモリユニット１０に対するアドレスを指定するアドレ
ス指定信号用として使用される。なお、このように演算
機能を有するＰＣの場合、演算ユ６一 ニット１８とコントロールユニット２０と＆含めて広義
のコントロールユニットと称す為。
成を示すブロック回路図である。すなわち、第１図にお
いて、ＰＣｄ、制御対象である機械製ＴｆＭＴの一部で
ある入力要素Ｍ’ｌｌ’ＩＮ（押ボタンスイッチ）およ
び出力要素ＭＴ ＯＵＴ（リレーコイル）等と接続され
る。ＰＣは、プログラムメモリユニット１ｏ、’７−ゾ
ータメモリユニツト１２．インタフェースユニット１４
、レーモジュールユニツｈ１ｓ、演ＪＩＦユニット１８
およびコントロールユニット２０とから構成さたている
。プログラムメモリユニット１０Ｆｉ、機械装置ＭＴの
動作シーケンスに応じた処理すべき命令群がストアされ
ている。し６データメモリユニツト１２は、機械製［Ｍ
Ｔの各入力、出力要素（Ｍ′ＰＬＮ１ＭＴＯＵＴ）の作
動状態をストアしている。演算ユニット１８は、プログ
ラムメモリー０からの命令語をライン１０２ を介して
奴り込み、かつその命令を実行するのに一タメモリユニ
ット１２から取り込むよう接続配置される。この演算ユ
ニット１８は、タイマー５−Ａ＾ 等のようにシーケンス処理の過程で内部的に用イラれる
処理に必要なカウンタ、レジスタ等ヲ有しており、これ
らの結果（タイムアツプ等の信号）をプログラムメモリ
ユニット１０内のメモ１ノエリア（ＲＡＭ）に一時的に
記憶するよう構成する。なお、インタフェースユニット
１４とに結合している。そして、コントロールユニット
２０は、前記各ユニット１０，１２，１４゜１６および
１８に対する指令を与えるもので、これらの指令はそｎ
、ぞれ１０１，１０４，１０７゜１０８．１０５ を
介して伝達される。例えば、ライン１０８は、機械装置
Ｍ′ｒとレーモジュールユニット１６との信号の授受を
指令するためのタイミング信号やアドレス信号供給用と
Ｌ７て使用される。また、ライン１０１は、プログラム
メモリユニット１０に対するアドレスを指定するアドレ
ス指定信号用として使用される。なお、このように演算
機能を有するＰＣの場合、演算ユ６一 ニット１８とコントロールユニット２０と＆含めて広義
のコントロールユニットと称す為。
前述ｌ−だ従来のＰＣにおいて、特に小型のＰＣの場合
、前記問題点に）の具体例とＬ７て、第２図および第３
図に示すような問題点が指（１ぬさ力る。
、前記問題点に）の具体例とＬ７て、第２図および第３
図に示すような問題点が指（１ぬさ力る。
すなわち、第２図は、２台のｌ） Ｃ［１） ＣＯ。
ＰＣｌとする〕全並列運転する場合において、−万のＰ
Ｃｌの出力を他方のＰＣＯの入力条件とする例を示すも
のであＺ）。第２図（ａｌ ｌよ、前記ラダー回路を示
す。この場合、上段の出力装素であるリレーコイル０１
０３への入力成立条件（リレーコイルが励起される条件
）は、接点０００１がＯＮ状態となることであり、一方
下段のリレ−コイル０１０４０入力成立条件は、接点１
００５がＯＮ状態となることである。今、各リレーコイ
ルおよび接点を指定している６１１号の最左端桁の数イ
旦１０３のときは０．１００５のときは１）會各ＰＣＯ
１ＰＣＩにおけるコントローラとしての番号０．１に対
応させるものとすると、第２図（ａ）に示すリレーラダ
ー回路の実行は不可能である。この場合、第２図（ａ）
Ｖｃ示すシーケンスを実行するためには、第２図の）に
示すように、接点１００５の代わりにＰＣＯ内に内部的
な接点０００２を設け、この接点０００１、第２図（ｃ
）に示すように、ＰＣＩの出力００５と、ＰｃＤ、１’
ＣＩのシーモジュールｐｃｏ−１６、ＰＣＩ−１６間で
ハードワイヤ結合Ｌ２なけねばならない。
Ｃｌの出力を他方のＰＣＯの入力条件とする例を示すも
のであＺ）。第２図（ａｌ ｌよ、前記ラダー回路を示
す。この場合、上段の出力装素であるリレーコイル０１
０３への入力成立条件（リレーコイルが励起される条件
）は、接点０００１がＯＮ状態となることであり、一方
下段のリレ−コイル０１０４０入力成立条件は、接点１
００５がＯＮ状態となることである。今、各リレーコイ
ルおよび接点を指定している６１１号の最左端桁の数イ
旦１０３のときは０．１００５のときは１）會各ＰＣＯ
１ＰＣＩにおけるコントローラとしての番号０．１に対
応させるものとすると、第２図（ａ）に示すリレーラダ
ー回路の実行は不可能である。この場合、第２図（ａ）
Ｖｃ示すシーケンスを実行するためには、第２図の）に
示すように、接点１００５の代わりにＰＣＯ内に内部的
な接点０００２を設け、この接点０００１、第２図（ｃ
）に示すように、ＰＣＩの出力００５と、ＰｃＤ、１’
ＣＩのシーモジュールｐｃｏ−１６、ＰＣＩ−１６間で
ハードワイヤ結合Ｌ２なけねばならない。
従って、多数のＰＣを並列運転する場合、各ＰＣ（ｊ−
０，１，２，３ｏ・◆Ｎ）の相互間においてハードワイ
ヤ結合することとなると、使用台数Ｎが大きくなるに従
い回路構成が煩雑になり、特に各ＰＣｌ中のプログラム
メモリが機械装置ＭＴのシーケンス動作仕様の変更に伴
って当然配線変梃を要求された際には、ＰＣとしての利
点が大幅に低下し、このことが小型ＰＣから中型および
大型ＰＣへ変更しなければならない原因となっている。
０，１，２，３ｏ・◆Ｎ）の相互間においてハードワイ
ヤ結合することとなると、使用台数Ｎが大きくなるに従
い回路構成が煩雑になり、特に各ＰＣｌ中のプログラム
メモリが機械装置ＭＴのシーケンス動作仕様の変更に伴
って当然配線変梃を要求された際には、ＰＣとしての利
点が大幅に低下し、このことが小型ＰＣから中型および
大型ＰＣへ変更しなければならない原因となっている。
第３図は、第２図と同様に、２台のＰＣ［ＰＣＯ，ＰＣ
Ｉ］ｉ並列運転する場合において、ＰＣＯにおけるリレ
ーコイル０１０２の入力条件として、ＰＣＩの内部リレ
ー１１４１の接点を使用する時の問題点である。この場
合、記３図（ａ）忙示すリレーラダー回路を、航３図の
）に示すようＫ、一旦ＰＣＩの中で出力に変更（１１０
２による）し、さらに第３図（ｃ） Ｋ示すようにＰＣ
Ｏのりシーコイル０１０２ に対し接点０００２を設け
て、ＰＣＩの１１０２とｐｃｏの０００２とを各ＰＣＯ
，ＰＣＩのシーモジュールを介して接続しなければなら
ない。
Ｉ］ｉ並列運転する場合において、ＰＣＯにおけるリレ
ーコイル０１０２の入力条件として、ＰＣＩの内部リレ
ー１１４１の接点を使用する時の問題点である。この場
合、記３図（ａ）忙示すリレーラダー回路を、航３図の
）に示すようＫ、一旦ＰＣＩの中で出力に変更（１１０
２による）し、さらに第３図（ｃ） Ｋ示すようにＰＣ
Ｏのりシーコイル０１０２ に対し接点０００２を設け
て、ＰＣＩの１１０２とｐｃｏの０００２とを各ＰＣＯ
，ＰＣＩのシーモジュールを介して接続しなければなら
ない。
そこで、本晃明者等は、前述した従来のＰＣの問題点を
全て克服すべく植々検討並ひに試作を行った結果、 ■ 複数台の独立Ｌ７たＰＣのレーデータ分相互にリン
クさせ、所定のＰＣＶＣ入出力されたデータが他のＰＣ
および診断ユニットで、あたかも自材のｌ） Ｃに入出
力されたデータであるかのように取扱い得るようにし、 ■ 複数台のｌ） Ｃの各プログラムメモリのアト１ノ
スを共通にすることによってＦ９ｒ走のＰＣに接続され
たプログラマから他のＩ） Ｃのメモリに対するロード
もしくはロードされているメモリ内容の修正を可能にし
、 ■ メモリのアドレスを共通にしなくてもプログラマを
必要としているＰＣｗプログラマを接続し、オフライン
で作成した全体のプログラムの内そのＰＣに必要な分だ
けロードを可能にし、 ■ さらに、複数台のＰＣの動作を診断ユニットで集中
監視して診断するよう構成すれば、前記問題点を解消し
得ること全突き止めた。
全て克服すべく植々検討並ひに試作を行った結果、 ■ 複数台の独立Ｌ７たＰＣのレーデータ分相互にリン
クさせ、所定のＰＣＶＣ入出力されたデータが他のＰＣ
および診断ユニットで、あたかも自材のｌ） Ｃに入出
力されたデータであるかのように取扱い得るようにし、 ■ 複数台のｌ） Ｃの各プログラムメモリのアト１ノ
スを共通にすることによってＦ９ｒ走のＰＣに接続され
たプログラマから他のＩ） Ｃのメモリに対するロード
もしくはロードされているメモリ内容の修正を可能にし
、 ■ メモリのアドレスを共通にしなくてもプログラマを
必要としているＰＣｗプログラマを接続し、オフライン
で作成した全体のプログラムの内そのＰＣに必要な分だ
けロードを可能にし、 ■ さらに、複数台のＰＣの動作を診断ユニットで集中
監視して診断するよう構成すれば、前記問題点を解消し
得ること全突き止めた。
すなわち、本発明においては、並列接続する各フログラ
マプルシーケンスコントローラＫ。
マプルシーケンスコントローラＫ。
外データメモリユニットとシーフラッグメモＯＯ
リユニットとを設け、これらのメモリユニット内に他の
コントローラが分担している入出力要素群に対応するシ
ーデータおよびし６フラツグのメモリエリアを備え、こ
れら他のコントローラ用、）７エ１．エリアへ、）！／
−デー２およびシー０ フラッグの＃き込みを各シーケンスサイクル中に設けら
ねているリンケージ状態において互いに実行するようシ
ーデータ転送ユニットを設けることにより、各コントロ
ーラｔま機能すなわち１つのシステムとしての形態をと
りながら取り保持させることが可能となる。
コントローラが分担している入出力要素群に対応するシ
ーデータおよびし６フラツグのメモリエリアを備え、こ
れら他のコントローラ用、）７エ１．エリアへ、）！／
−デー２およびシー０ フラッグの＃き込みを各シーケンスサイクル中に設けら
ねているリンケージ状態において互いに実行するようシ
ーデータ転送ユニットを設けることにより、各コントロ
ーラｔま機能すなわち１つのシステムとしての形態をと
りながら取り保持させることが可能となる。
従って、本発明の目的は、小型のプログラマブルシーケ
ンスコントローラを複数台並列接続して運転することに
よって１台の大型コントローラを扱っているのと同様の
機能拡張性を具備した小型のプログラマブルシーケンス
コントローラを提供するＫある。
ンスコントローラを複数台並列接続して運転することに
よって１台の大型コントローラを扱っているのと同様の
機能拡張性を具備した小型のプログラマブルシーケンス
コントローラを提供するＫある。
前記目的を達成するため、本発明においては、ｆｔ１ｌ
ｌ−Ｌニットとインタフェースユニツ）’ｅ介Ｌメモリ
ユニットと、シーケンスプログラムをストアするプログ
ラムメモリユニットと、このプログラムメモリユニット
から読み出したシーケンスプログラムに基づいて演算全
行う演算ユニットおよび前記各ユニツ）Ｋ対し制御信号
を与えるコントロールユニットヲ備えたプログラマブル
シーケンスコントローラにおいて、並列接続される任意
の各コントローラの中のシーケンスプログラムで出力さ
れるｌ／−データのアドレストアするし６フラツグメモ
リユニツトを設け、さらに所定のコントローラのＩ／／
−データメモリ対するシーデータおよびシーフラッグの
書き込０ ０ みを各シーケンスサイクル中に設けられているリンケー
ジ状態において実行するレーデータ転送ユニットと全設
けること全特徴とする。
ｌ−Ｌニットとインタフェースユニツ）’ｅ介Ｌメモリ
ユニットと、シーケンスプログラムをストアするプログ
ラムメモリユニットと、このプログラムメモリユニット
から読み出したシーケンスプログラムに基づいて演算全
行う演算ユニットおよび前記各ユニツ）Ｋ対し制御信号
を与えるコントロールユニットヲ備えたプログラマブル
シーケンスコントローラにおいて、並列接続される任意
の各コントローラの中のシーケンスプログラムで出力さ
れるｌ／−データのアドレストアするし６フラツグメモ
リユニツトを設け、さらに所定のコントローラのＩ／／
−データメモリ対するシーデータおよびシーフラッグの
書き込０ ０ みを各シーケンスサイクル中に設けられているリンケー
ジ状態において実行するレーデータ転送ユニットと全設
けること全特徴とする。
前記のプログラマブルシーケンスコントローラにおいて
、シーデータメモリユニットとシー０
０フラツグメモリユニツトとはそれ
ぞれ対応するメモリエリアを備え、各ユニットに対しそ
れぞれ対称的にか一つ並列に接続すれば好適である。
、シーデータメモリユニットとシー０
０フラツグメモリユニツトとはそれ
ぞれ対応するメモリエリアを備え、各ユニットに対しそ
れぞれ対称的にか一つ並列に接続すれば好適である。
ウンタとアドレスカウンタとを備え、１０進力ミハルス
を供給すると共にアドレスカウンタへ加算ハルス全供給
し、さらにアドレスカウンタッグメモリユニットヘ゛ｒ
ドレス指令を供給するよう構成すれば好適である。
を供給すると共にアドレスカウンタへ加算ハルス全供給
し、さらにアドレスカウンタッグメモリユニットヘ゛ｒ
ドレス指令を供給するよう構成すれば好適である。
次に、本発明に係る機能拡張性を有するプログラマブル
シーケンスコントローラの実施例につき添付図１ｍｌを
参照しながら以下詳細に説明する。
シーケンスコントローラの実施例につき添付図１ｍｌを
参照しながら以下詳細に説明する。
第４図は、本発明に係るプログラマブルジ−タンスコン
トローラ（ＰＣ）の一実施例を示すブロック回路図であ
る。なお、本実施例においては、プログラマブルシーケ
ンスコントローラＰＣと機械装置Ｍ’ｉ’ｊ と共に共
通符号Ｊ（ｊ＝０．１，２，３．・・拳・７）を使用１
．て、８台までのＰＣを並列接続１−で運転することが
ｏＪ能であること、すなわちシステムとしての拡張性が
あることを示す。なお、第４図において、制御対象であ
る機械装置ＭＴ、 との接続は、第１図と同様に、入力
要素ＭＴＩＮｊおよび出力要素ＭＴδＵＴ と適宜性
われる。ＰＣ・は、シーユＪ
Ｊ □ニット２２と、インタフェースユ
ニット２４と、プログラムメモリユニット２６と、演算
ユニット２８と、コントロールユニット３０と、プログ
ラムカウンタ３２と、し６データメモリユニツト３４と
、外フラッグメモリユニット３６およびデータ転送ユニ
ット３８とから構成されている。
トローラ（ＰＣ）の一実施例を示すブロック回路図であ
る。なお、本実施例においては、プログラマブルシーケ
ンスコントローラＰＣと機械装置Ｍ’ｉ’ｊ と共に共
通符号Ｊ（ｊ＝０．１，２，３．・・拳・７）を使用１
．て、８台までのＰＣを並列接続１−で運転することが
ｏＪ能であること、すなわちシステムとしての拡張性が
あることを示す。なお、第４図において、制御対象であ
る機械装置ＭＴ、 との接続は、第１図と同様に、入力
要素ＭＴＩＮｊおよび出力要素ＭＴδＵＴ と適宜性
われる。ＰＣ・は、シーユＪ
Ｊ □ニット２２と、インタフェースユ
ニット２４と、プログラムメモリユニット２６と、演算
ユニット２８と、コントロールユニット３０と、プログ
ラムカウンタ３２と、し６データメモリユニツト３４と
、外フラッグメモリユニット３６およびデータ転送ユニ
ット３８とから構成されている。
し力するに、ＰＣ」において、し６ユニツト２２は、機
械装置ＭＴ、の入力および出力要素データをバッファす
る。プログラムメモリユニット２６は、シーケンスプロ
グラム命令群がストアされる。演算ユニット２８は、プ
ログラムメモリユニット２６からのプログラム命令を、
ライン１２６を介して取り込み、必要な演算処理を遂行
する。コントロールユニット３０Ｈ１ＰＣ１の各ユニッ
ト２２，２４，２６．２Ｂ、５４゜３６．３８ との
間でライン１１１，１１２，１１３゜１１４．１１５，
１１６および１１７を介して制御信号の授受を行う。プ
ログラムカウンタ３２は。
械装置ＭＴ、の入力および出力要素データをバッファす
る。プログラムメモリユニット２６は、シーケンスプロ
グラム命令群がストアされる。演算ユニット２８は、プ
ログラムメモリユニット２６からのプログラム命令を、
ライン１２６を介して取り込み、必要な演算処理を遂行
する。コントロールユニット３０Ｈ１ＰＣ１の各ユニッ
ト２２，２４，２６．２Ｂ、５４゜３６．３８ との
間でライン１１１，１１２，１１３゜１１４．１１５，
１１６および１１７を介して制御信号の授受を行う。プ
ログラムカウンタ３２は。
演算ユニット２８力）らの１単位の命令の処理が終了し
た時、ライン１１８を介して指令を受け、−万プログラ
ムメモリユニット２６に対し、ライン１１９を介して次
の命令のストアされているアドレスを指定するアドレス
指定用と１−て構成される。
た時、ライン１１８を介して指令を受け、−万プログラ
ムメモリユニット２６に対し、ライン１１９を介して次
の命令のストアされているアドレスを指定するアドレス
指定用と１−て構成される。
シーデータメモリユニット３４は、並列接続されるＰＣ
の接続数に対応する０〜Ｎｃ本実施例ではＮ＝７）個に
区分されたメモリエリア〔Ｍ・ＡＩＬＥＩを有し、 各
メモリエリアにけ谷機械装置ＭＴ、の分担している人力
および出力要ｇ Ｍ Ｔ Ｉ Ｎ ３ 、 Ｍ ’Ｉ’
（Ｊ ＬＪ ’ｌ ｊ〕論理状ＩＩＪ４ ’ｌ” 表
ｂ ｔデータがストアされる。また、シーフラッグメモ
リユニット３６に１． 任ｆｉのＰｃＪ ｃｊ＝ｏ〜７
）が分担している入出力制御要素（ｆ？ｖＶｖ■Ｎｊ。
の接続数に対応する０〜Ｎｃ本実施例ではＮ＝７）個に
区分されたメモリエリア〔Ｍ・ＡＩＬＥＩを有し、 各
メモリエリアにけ谷機械装置ＭＴ、の分担している人力
および出力要ｇ Ｍ Ｔ Ｉ Ｎ ３ 、 Ｍ ’Ｉ’
（Ｊ ＬＪ ’ｌ ｊ〕論理状ＩＩＪ４ ’ｌ” 表
ｂ ｔデータがストアされる。また、シーフラッグメモ
リユニット３６に１． 任ｆｉのＰｃＪ ｃｊ＝ｏ〜７
）が分担している入出力制御要素（ｆ？ｖＶｖ■Ｎｊ。
フラッグすなわち論理値″１″が書き込まｔているメモ
リであり、シーケンスプログラムの作成と同時に予め所
定のアドレスにフラッグがストアされる。このように、
任意のＰＣ，（ｊ＝−０〜７）が分担している入出力制
御要素ＣＭ’Ｉ”、［Ｎ３ 、ＭＴＯＵＴｊ）のアドレ
スに対応してフラッグの書き込みが行われることにより
、全ＰＣがリンケージ状ａＩｃおいて後述するデータ転
送ユニット３８の作用下に全ＰＣのレーデ一タメモリユ
ニット３４の内容は全く同一となり、任意のＰＣＪで取
り込んだ入力信号を任意のＰＣ７で使用できるばかりで
なく、任意のＰＣ，でプログラムが組まｔた出力を他の
任意のＰＣ・へ転送し、そのＰＣｊから外部へ出力する
ことが可能となる。従って、データ転送ユニット３日は
、任意のＰＣｊ （ｊ＝０〜７）で取り込んだ機械装置
Ｍ’ｔ’ 、の入力および出力要素群ＭＴｉＮ・、 Ｍ
Ｔ ＯＬＪ Ｔ ｊのデータと、前記一タとから、デ
ータバスラインＤＡＴＢＳ より自身のＰＣｉ含め他
のｌ） Ｃのシーデータメモリユニットにデータを送出
および格納する働きをする。このようにして、本発明に
よれば、全コントローラは１つのシステムとしての形態
をとりながら取り扱い得るし６データの数ケ増大するこ
とかでき、各コントローラの機能を拡張することかでき
るものである。
リであり、シーケンスプログラムの作成と同時に予め所
定のアドレスにフラッグがストアされる。このように、
任意のＰＣ，（ｊ＝−０〜７）が分担している入出力制
御要素ＣＭ’Ｉ”、［Ｎ３ 、ＭＴＯＵＴｊ）のアドレ
スに対応してフラッグの書き込みが行われることにより
、全ＰＣがリンケージ状ａＩｃおいて後述するデータ転
送ユニット３８の作用下に全ＰＣのレーデ一タメモリユ
ニット３４の内容は全く同一となり、任意のＰＣＪで取
り込んだ入力信号を任意のＰＣ７で使用できるばかりで
なく、任意のＰＣ，でプログラムが組まｔた出力を他の
任意のＰＣ・へ転送し、そのＰＣｊから外部へ出力する
ことが可能となる。従って、データ転送ユニット３日は
、任意のＰＣｊ （ｊ＝０〜７）で取り込んだ機械装置
Ｍ’ｔ’ 、の入力および出力要素群ＭＴｉＮ・、 Ｍ
Ｔ ＯＬＪ Ｔ ｊのデータと、前記一タとから、デ
ータバスラインＤＡＴＢＳ より自身のＰＣｉ含め他
のｌ） Ｃのシーデータメモリユニットにデータを送出
および格納する働きをする。このようにして、本発明に
よれば、全コントローラは１つのシステムとしての形態
をとりながら取り扱い得るし６データの数ケ増大するこ
とかでき、各コントローラの機能を拡張することかでき
るものである。
なお、ライン１２０，１２１，１２２，１２３，１２４
゜１２５．１２６はデータの伝送路を示すものであッテ
、コントロールユニット３０から与えられる制御卸イ■
号のライン１１１〜１１７およびその他のライン１１８
．１１９と区別されている。
゜１２５．１２６はデータの伝送路を示すものであッテ
、コントロールユニット３０から与えられる制御卸イ■
号のライン１１１〜１１７およびその他のライン１１８
．１１９と区別されている。
猿だ、プログラムメモリユニット２６に対し７、予め各
ＰＣｊ に対しシーケンスプログラムをストアするため
αたコグラム用データを伝送するプログラムパスライン
ｐａｎｓが設けられ、このプログラムパスラインＰｉＬ
ＢＳの一端はプログラマＰ几Ｇ、Ｍ几と接続さする〇 第５図（ａｌは、前述した８個のＰＣ（ＰＣＯ〜ＰＣ７
）とプログラマＰ几ＧＭＲおよび診断ユニットＤＰＣＵ
（Ｄｉａｇｎｏｓｉｓ ＆ ＰｒｏｄｕｃｔｉｏｎＣ
ｏｎｔｒｏｌ Ｕｎｉｔ ）の接続を示すブロック図で
ある。第５図の）は、各ＰＣＯ〜ＰＣ７のデータメモリ
ユニット３４内部のアドレス領域とその名称を対応はせ
たテーブルを示し、各アドレスは４桁からなり、最上位
桁（左端桁）Ｉ″ｉ各ＰＣの番号を示１−でいる。そし
て、シーデータは、人力９素の番号、出力要素の番号、
内部リレ一番号、シフトレジスタ番号、タイマおよびカ
ウンタ番号、ステータス番号とから構成される。
ＰＣｊ に対しシーケンスプログラムをストアするため
αたコグラム用データを伝送するプログラムパスライン
ｐａｎｓが設けられ、このプログラムパスラインＰｉＬ
ＢＳの一端はプログラマＰ几Ｇ、Ｍ几と接続さする〇 第５図（ａｌは、前述した８個のＰＣ（ＰＣＯ〜ＰＣ７
）とプログラマＰ几ＧＭＲおよび診断ユニットＤＰＣＵ
（Ｄｉａｇｎｏｓｉｓ ＆ ＰｒｏｄｕｃｔｉｏｎＣ
ｏｎｔｒｏｌ Ｕｎｉｔ ）の接続を示すブロック図で
ある。第５図の）は、各ＰＣＯ〜ＰＣ７のデータメモリ
ユニット３４内部のアドレス領域とその名称を対応はせ
たテーブルを示し、各アドレスは４桁からなり、最上位
桁（左端桁）Ｉ″ｉ各ＰＣの番号を示１−でいる。そし
て、シーデータは、人力９素の番号、出力要素の番号、
内部リレ一番号、シフトレジスタ番号、タイマおよびカ
ウンタ番号、ステータス番号とから構成される。
また、第５図（ｃｌは、前記アドレスの左端桁を除いた
メモリエリア（ＲＡＭ）内のアドレスと各アドレスに１
ビツトづつ対応させたメモリエリア内におけるアドレス
と同アドレスに対応するデータの関係ヲ示すフォーマッ
トである。この場合、８進法表示の合計では２５６ビツ
ト（３２バイト）であって、これら１つのメモリエリア
のメモリ容量に対応しており、現実には８閾分のメモリ
エリアで１個のシーデータメモリを構成している。
メモリエリア（ＲＡＭ）内のアドレスと各アドレスに１
ビツトづつ対応させたメモリエリア内におけるアドレス
と同アドレスに対応するデータの関係ヲ示すフォーマッ
トである。この場合、８進法表示の合計では２５６ビツ
ト（３２バイト）であって、これら１つのメモリエリア
のメモリ容量に対応しており、現実には８閾分のメモリ
エリアで１個のシーデータメモリを構成している。
第６図は、ＰＣの命令パターンを示すもので、オペレー
ションコード用として５ビツト、ＰＣの番号ｊ−０〜７
０指定用とり、て３ビツトおよヒレ−アドレスの指定用
と１．て８ビツトの各エリアが形成されている。ここで
の特徴としては、ＰＣ番号を命令の中に組み入れること
によって、他のＰＣのし６データを使用することができ
るようになっていることである。
ションコード用として５ビツト、ＰＣの番号ｊ−０〜７
０指定用とり、て３ビツトおよヒレ−アドレスの指定用
と１．て８ビツトの各エリアが形成されている。ここで
の特徴としては、ＰＣ番号を命令の中に組み入れること
によって、他のＰＣのし６データを使用することができ
るようになっていることである。
第７図は、１つのシーケンスサイクルにかけるシーデー
タの伝送時間と演算時間との関係を示すタイムチャート
である。データ伝送は、一般にＰＣＯからＰｅ７までシ
ーケンシャルに遂行される。各ＰＣのシーデータが全部
のｌ） Ｃに伝送された後、そのシーデータを使用［２
て演算がなさねる。演算時間は、処理プログラムの内容
によって異なるので、最大限長い時間が掛っても３０
ｍ ｓ ｆ、Ｈ超えないようマージンガ設けられる。従
って、シーデータ伝送と演Ｘけ、３（〕ｍｓ”、（単位
として交互に繰り返えされる。
タの伝送時間と演算時間との関係を示すタイムチャート
である。データ伝送は、一般にＰＣＯからＰｅ７までシ
ーケンシャルに遂行される。各ＰＣのシーデータが全部
のｌ） Ｃに伝送された後、そのシーデータを使用［２
て演算がなさねる。演算時間は、処理プログラムの内容
によって異なるので、最大限長い時間が掛っても３０
ｍ ｓ ｆ、Ｈ超えないようマージンガ設けられる。従
って、シーデータ伝送と演Ｘけ、３（〕ｍｓ”、（単位
として交互に繰り返えされる。
同期をとる状態を回路的に示すものである。すなわち、
第８図（ａ）で、イハ号几１８Ａｌ）Ｙは普通台ＰＣが
次のシーケンスサイクルに対応できる状態となったとき
几ＥＡＤＹ＝０となる。従って第８図（ａ）から理解さ
れるように、全ＰＣにおいて几ＥＡＩ）Ｙ＝０が与えろ
ねていない場合には、同期ライン５ＹＮＣＬＮは高レベ
ルとは々らない。換言すれば、各信号几ＥＡＤＹ、のう
ち最も遅いタイミングで与えられる信号ＲＥＡＩ）Ｙ
〜０が与えられたとき、同期が成立するのである。
第８図（ａ）で、イハ号几１８Ａｌ）Ｙは普通台ＰＣが
次のシーケンスサイクルに対応できる状態となったとき
几ＥＡＤＹ＝０となる。従って第８図（ａ）から理解さ
れるように、全ＰＣにおいて几ＥＡＩ）Ｙ＝０が与えろ
ねていない場合には、同期ライン５ＹＮＣＬＮは高レベ
ルとは々らない。換言すれば、各信号几ＥＡＤＹ、のう
ち最も遅いタイミングで与えられる信号ＲＥＡＩ）Ｙ
〜０が与えられたとき、同期が成立するのである。
このようにして、同期が成立すると、５ＥＮＳＥＳＩＧ
ＮＡＬ が各ＰＣに与えられる。
ＮＡＬ が各ＰＣに与えられる。
第８図（ｂ）は、同Ｗ」ライン５ＹＬＳＪＣＬＮ と
シーケンス１サイクルの各プロセスとの関連を示すタイ
ムチャートである。編８図山）において、゛屯源投入後
の谷シーケンスサイクルを追ってみると、まず各ＰＣｊ
が分担Ｌ７ている入力および出力要素ＭＴｘｒｖ 、Ｍ
ＴＵＩＪＴｊに対してし、ユニット２２、インタフェー
スユニット２１１７−してデータメモリユニット３６の
各メモリエリアＭ、ＡＲＥｊへのデータの取り込みおよ
び前記各メモリエリアＭ、ＡＲＢｊからの出力指令等の
処理を行う。次いで、マージンを経て、第８図（ａ）に
示すように、全部のＰｅ４（ｊ＝０〜７）から信号１４
１（ＡＤＹ＝０が与えられると、同期が成立［−５各Ｐ
Ｃｊ間でのリンケージすなわちシーデータ）伝送がｌｉ
ｎｋａｇｅ ５ＴＡＲＴからシ〇 一ケンシャルに遂行される。そ１７て、ｌ ｉｎｋａｇ
ｅＥＮＤとなると、各Ｐ（、’ｊ ｌ′ｉ、演算を行い
、これ■ が終了す為と破線で示すように、／６データに関するＲ
ＥＡＤ／Ｗ几ＩＴｇのプロセスが遂行さハ、る。前述し
た１シーケンスサイクル中の処理プロセスの内容を具体
的に示せば、第８図（Ｃ）に示す通りであふ。
シーケンス１サイクルの各プロセスとの関連を示すタイ
ムチャートである。編８図山）において、゛屯源投入後
の谷シーケンスサイクルを追ってみると、まず各ＰＣｊ
が分担Ｌ７ている入力および出力要素ＭＴｘｒｖ 、Ｍ
ＴＵＩＪＴｊに対してし、ユニット２２、インタフェー
スユニット２１１７−してデータメモリユニット３６の
各メモリエリアＭ、ＡＲＥｊへのデータの取り込みおよ
び前記各メモリエリアＭ、ＡＲＢｊからの出力指令等の
処理を行う。次いで、マージンを経て、第８図（ａ）に
示すように、全部のＰｅ４（ｊ＝０〜７）から信号１４
１（ＡＤＹ＝０が与えられると、同期が成立［−５各Ｐ
Ｃｊ間でのリンケージすなわちシーデータ）伝送がｌｉ
ｎｋａｇｅ ５ＴＡＲＴからシ〇 一ケンシャルに遂行される。そ１７て、ｌ ｉｎｋａｇ
ｅＥＮＤとなると、各Ｐ（、’ｊ ｌ′ｉ、演算を行い
、これ■ が終了す為と破線で示すように、／６データに関するＲ
ＥＡＤ／Ｗ几ＩＴｇのプロセスが遂行さハ、る。前述し
た１シーケンスサイクル中の処理プロセスの内容を具体
的に示せば、第８図（Ｃ）に示す通りであふ。
シーフラッグメモリユニット３６との各メモリエリアを
比較１−１て示１．たフォーマットである。
比較１−１て示１．たフォーマットである。
−２１−。
きさを有し、シーフラッグメモリユニット３６は、各Ｐ
Ｃｊで出力される出力番−号に相当するところへ、論理
演算とは無関係にフラッグを立てるよう動作する。
Ｃｊで出力される出力番−号に相当するところへ、論理
演算とは無関係にフラッグを立てるよう動作する。
第１０図は、第４図に示すレーデータ転送ユニット６Ｂ
の詳細回路図を示すものである。すなわち、第１０図に
おいて、第８図（ａ）で説明したｐＣ，の５ＥＮＳＥ
８１ＯＮＡＬｌ をインバータ４０を介してＮＡＮＤゲ
ート４２．４４力）らなる１ｔＳフリツプフロツプに供
給する。この１（ｌＳフリツブフ０ツブでは、全てのＰ
（ｇ（ｊ＝ Ｏ〜７ ）ノＩＩ ｖケージ（ｌｉｎｋａ
ｇｅ）の準備が完了し、１（ＦＡＩ）Ｙ 〜０となった
ことを意味する５ＥＮ８Ｅ ５ＩＧＮＡＬ 〜１ と
なった際セットされ、この時のセット信号４２８は論理
値が′１″となる。このＩ（，８フリツプフロツプの出
力（論理値“１“）に基づいて、Ａ Ｉ’Ｊ 、［＞ゲ
ート４６を介【、て１０進カウンタ４８に１０ Ｍｎ２
のクロックが供給される。１０進カウンタ４Ｂの出力は
、アドレスカウンタ５０に供給ツを上る。
の詳細回路図を示すものである。すなわち、第１０図に
おいて、第８図（ａ）で説明したｐＣ，の５ＥＮＳＥ
８１ＯＮＡＬｌ をインバータ４０を介してＮＡＮＤゲ
ート４２．４４力）らなる１ｔＳフリツプフロツプに供
給する。この１（ｌＳフリツブフ０ツブでは、全てのＰ
（ｇ（ｊ＝ Ｏ〜７ ）ノＩＩ ｖケージ（ｌｉｎｋａ
ｇｅ）の準備が完了し、１（ＦＡＩ）Ｙ 〜０となった
ことを意味する５ＥＮ８Ｅ ５ＩＧＮＡＬ 〜１ と
なった際セットされ、この時のセット信号４２８は論理
値が′１″となる。このＩ（，８フリツプフロツプの出
力（論理値“１“）に基づいて、Ａ Ｉ’Ｊ 、［＞ゲ
ート４６を介【、て１０進カウンタ４８に１０ Ｍｎ２
のクロックが供給される。１０進カウンタ４Ｂの出力は
、アドレスカウンタ５０に供給ツを上る。
＾ −２２−
リユニット３４およびシーフラッグメモリュニ０
ット３６とが適宜アドレス線で共通的に接続さねる。し
かるに、アドレスカウンタ５０と１０進カウンタ４８と
は、ＩもＳフリツブフ【］ツブ（４２，，４４）がＩノ
セット状態である間は、クリアされている。
かるに、アドレスカウンタ５０と１０進カウンタ４８と
は、ＩもＳフリツブフ【］ツブ（４２，，４４）がＩノ
セット状態である間は、クリアされている。
最初、アドレスカウンタ５０はクリアされ１いるので、
アドレス（直は０であるため、Ｔｕｆｆ記レーデ−５７
やリュユッ、３４と’／ ７．ラグ０ メモリユニット３６の出力Ｌ）ｏにはＯ番地の出力が得
られる。なお、これらメモリユニット６４゜３６の出力
Ｄ は、オーブンコレクタのＮＡＮ Ｄゲート５２を介
してし６データバス１）Ａ’ｒＢ、９に接続される。−
万、このシーデータパスＤＡ’ｌ’１３Ｓの−ＩＮ号は
、インバータ５４ｆ、介して再びシーデータメモリユニ
ット３４に書き込ム（］ ための信号として伝送される。
アドレス（直は０であるため、Ｔｕｆｆ記レーデ−５７
やリュユッ、３４と’／ ７．ラグ０ メモリユニット３６の出力Ｌ）ｏにはＯ番地の出力が得
られる。なお、これらメモリユニット６４゜３６の出力
Ｄ は、オーブンコレクタのＮＡＮ Ｄゲート５２を介
してし６データバス１）Ａ’ｒＢ、９に接続される。−
万、このシーデータパスＤＡ’ｌ’１３Ｓの−ＩＮ号は
、インバータ５４ｆ、介して再びシーデータメモリユニ
ット３４に書き込ム（］ ための信号として伝送される。
すなわち、本実施例回路においては、１０進カウンタ４
８が４をカウントすると、レーデ−は高レベルとなり、
次いで１０進カウンタ４８が８をカウントすると低し・
ベルとなり、この吾ＤＡＴＢｓの内容をシーデータメモ
リユニット３４に１．き込む。また、１０通カウンタ４
８が８をカウントすると、アドレスカウンタ５０へ加え
る加算パルスが高レベルとなり、次いで１０進カウンタ
４８がＯをカウントすると低レベルと在り、この加算パ
ルスの立下りによりアドレスカウンタ５ Ｑ ｉ＝４
’＋たけインクリメントされ、次のアドレスを前記メモ
リユニット３４ 、３６に加える。このような動作を繰
返して、メモリアドレス００００〜２０４アからなる２
０４８ビツトのメモリデータがシーデータバス１）ＡＴ
ＢＳに供給される。以上の動作をタイムチャートで示せ
ば、第１１図に示す辿りである。なお、このシーデータ
バスＤＡＴＢＳに対し、各ＰＣｊ（Ｊ−０〜７）は、ワ
イヤードＯｌ（、接続とな゛つている。従って、アドレ
スカウンタ５０Ｈ１了ドレス２０４８をカウントすると
、その出力信号５０８は高レベルとなり、几１３Ａｌ）
Ｙ信号を“０″にすると同時にインバータ５６を介し
てＩもＳフリップフロップ４２．４４をリセットする。
８が４をカウントすると、レーデ−は高レベルとなり、
次いで１０進カウンタ４８が８をカウントすると低し・
ベルとなり、この吾ＤＡＴＢｓの内容をシーデータメモ
リユニット３４に１．き込む。また、１０通カウンタ４
８が８をカウントすると、アドレスカウンタ５０へ加え
る加算パルスが高レベルとなり、次いで１０進カウンタ
４８がＯをカウントすると低レベルと在り、この加算パ
ルスの立下りによりアドレスカウンタ５ Ｑ ｉ＝４
’＋たけインクリメントされ、次のアドレスを前記メモ
リユニット３４ 、３６に加える。このような動作を繰
返して、メモリアドレス００００〜２０４アからなる２
０４８ビツトのメモリデータがシーデータバス１）ＡＴ
ＢＳに供給される。以上の動作をタイムチャートで示せ
ば、第１１図に示す辿りである。なお、このシーデータ
バスＤＡＴＢＳに対し、各ＰＣｊ（Ｊ−０〜７）は、ワ
イヤードＯｌ（、接続とな゛つている。従って、アドレ
スカウンタ５０Ｈ１了ドレス２０４８をカウントすると
、その出力信号５０８は高レベルとなり、几１３Ａｌ）
Ｙ信号を“０″にすると同時にインバータ５６を介し
てＩもＳフリップフロップ４２．４４をリセットする。
このＲＳフリップフロップ４２．４４のりセットにより
、アドレスカウンタ５０と１０進カウンタ４８＃′ｉ、
そのカウントがクリアされる。
、アドレスカウンタ５０と１０進カウンタ４８＃′ｉ、
そのカウントがクリアされる。
このようにして、各ｐｃｊ ｃｊ＝ｏ〜７）のりンケー
ジが完了［また時点では、全ＰＣｊ （ｊ”＝０〜７）
のシーデータメモリユニット３４の内容は全く同一とな
り、任意のＰＣ，で取り込んた入力信号を任意のＰＣｊ
で使用できることは勿論のこと、任意のＰＣｊでプログ
ラムが組まれた出力を他の任意のＰＣｊへ転送１−１そ
のＰＣｊ力１ら外部へ出力することができる。
ジが完了［また時点では、全ＰＣｊ （ｊ”＝０〜７）
のシーデータメモリユニット３４の内容は全く同一とな
り、任意のＰＣ，で取り込んた入力信号を任意のＰＣｊ
で使用できることは勿論のこと、任意のＰＣｊでプログ
ラムが組まれた出力を他の任意のＰＣｊへ転送１−１そ
のＰＣｊ力１ら外部へ出力することができる。
第１２図は、第５図（ａｌに示１−診断ユニット１）Ｐ
ＣＵの説明図である。すなわち、第１２図（ａ）におい
て、診断ユニットＤＰＣＵからは、診断の結果を例えば
オフィス側においでテレタイプＴＴＹＫよって打出すこ
とができ、また生産２５− プラント側においてディスプレイ装置 １）ＩＳＰＬＡＹに表示することができる。なお、テレ
タイプＴＴＹでは、生産データ（ Ｐｒｏｄｕｃｔｉｏｎ Ｄａｔａ ） （Ｄリストを打
出し、ディスプレイ装置Ｊ）ＩＳＰＬＡＹ ではプラ
ントを構成している機械装置のうぢ停止（Ｍａｃｈｉｎ
ｅｌ）ｏｗｎ）したものを表示すると共に故障領域（Ｆ
ａｉｌｕｒｅ Ａｒｅａ ）を表示する。第１２図の）
は、テレタイプＴ ’Ｌ” Ｙによりタイプアウトされ
た生産データの一例を示すものであって、この種のデー
タは、任怠にもしくは故障が兄生じた場合またはプラン
トが休止されるとき（Ｆｉｎａｌ几ｅｐｏｒｔ Ｔｉｍ
ｅ ）にタイプアウトすることかできる。−万、第１
２図（Ｃ）は、テレタイプＴＴＹによるリスト作成に必
要なデータｃ本例では主として各し一要素と時間との関
係に注目する）をテレタイプＴ Ｔ Ｙからキーインす
る場合の項目を示す。そして、第１２図（ｄ）は、各′
１５要素における計画（キーイン）されたサイクルタイ
ム（Ｐｌａｎｎｅｄ Ｃｙｃｌｅ Ｔｉｍｅ ）と七の
許容１直とを示１−５この許容値を超過した場合を故障
状態（ｋ’ａｒ１口ｒｅ）と対応させている。
ＣＵの説明図である。すなわち、第１２図（ａ）におい
て、診断ユニットＤＰＣＵからは、診断の結果を例えば
オフィス側においでテレタイプＴＴＹＫよって打出すこ
とができ、また生産２５− プラント側においてディスプレイ装置 １）ＩＳＰＬＡＹに表示することができる。なお、テレ
タイプＴＴＹでは、生産データ（ Ｐｒｏｄｕｃｔｉｏｎ Ｄａｔａ ） （Ｄリストを打
出し、ディスプレイ装置Ｊ）ＩＳＰＬＡＹ ではプラ
ントを構成している機械装置のうぢ停止（Ｍａｃｈｉｎ
ｅｌ）ｏｗｎ）したものを表示すると共に故障領域（Ｆ
ａｉｌｕｒｅ Ａｒｅａ ）を表示する。第１２図の）
は、テレタイプＴ ’Ｌ” Ｙによりタイプアウトされ
た生産データの一例を示すものであって、この種のデー
タは、任怠にもしくは故障が兄生じた場合またはプラン
トが休止されるとき（Ｆｉｎａｌ几ｅｐｏｒｔ Ｔｉｍ
ｅ ）にタイプアウトすることかできる。−万、第１
２図（Ｃ）は、テレタイプＴＴＹによるリスト作成に必
要なデータｃ本例では主として各し一要素と時間との関
係に注目する）をテレタイプＴ Ｔ Ｙからキーインす
る場合の項目を示す。そして、第１２図（ｄ）は、各′
１５要素における計画（キーイン）されたサイクルタイ
ム（Ｐｌａｎｎｅｄ Ｃｙｃｌｅ Ｔｉｍｅ ）と七の
許容１直とを示１−５この許容値を超過した場合を故障
状態（ｋ’ａｒ１口ｒｅ）と対応させている。
前述した本発明の夾施例においては、各ＰＣｊ（ｊ＝０
〜７）に対するプログラムメモリユニットへのシーケン
スプログラムのロードを、プログラマ、プログラムバス
を使用［−で行う場合を示したが、これらプログラマ、
プログラムバスを使用しないでプロゲラ１１メモＩＪ
を予め別の場所で作成するようにしてもよいことは勿論
である。
〜７）に対するプログラムメモリユニットへのシーケン
スプログラムのロードを、プログラマ、プログラムバス
を使用［−で行う場合を示したが、これらプログラマ、
プログラムバスを使用しないでプロゲラ１１メモＩＪ
を予め別の場所で作成するようにしてもよいことは勿論
である。
前述したように、本発明によれは、各プログユニット内
に他のプログラマブルシーケンスコントローラが分担し
ている入出力要素群に対応するシーデータおよびシーフ
ラッグのメモリア０ ０ リアを有してふ・す、さらにこれら他のプログラマブル
シーケンスコントローラ用のメモリエリアへのシーデー
タおよびシーフラッグの１４き込０
０ み全容シーケンスサイクル中に設けられているシーデー
タ転送ユニットとを有することによつて、各コントロー
ラは機能の増大、すなわち１つのシステムと１−での形
態をとりながら取り扱い得るシーデータの数を増大（−
得る拡張性を備える。従って、このイｍプログラマブル
シーケンスコントローラを並列運転させる場合は、他の
コントローラが分担していふ入出力要素に関する情報を
恰も自身が分担１．ている入出力要素力Δらの情報と同
じように扱うことが可能となり、この結果第２図および
第３図に示１−たよりな、シーモジュールユニット間で
のハードワイヤＫよる接続等は不要となる。
に他のプログラマブルシーケンスコントローラが分担し
ている入出力要素群に対応するシーデータおよびシーフ
ラッグのメモリア０ ０ リアを有してふ・す、さらにこれら他のプログラマブル
シーケンスコントローラ用のメモリエリアへのシーデー
タおよびシーフラッグの１４き込０
０ み全容シーケンスサイクル中に設けられているシーデー
タ転送ユニットとを有することによつて、各コントロー
ラは機能の増大、すなわち１つのシステムと１−での形
態をとりながら取り扱い得るシーデータの数を増大（−
得る拡張性を備える。従って、このイｍプログラマブル
シーケンスコントローラを並列運転させる場合は、他の
コントローラが分担していふ入出力要素に関する情報を
恰も自身が分担１．ている入出力要素力Δらの情報と同
じように扱うことが可能となり、この結果第２図および
第３図に示１−たよりな、シーモジュールユニット間で
のハードワイヤＫよる接続等は不要となる。
第１図は従来のプログラマブルシーケンスコントローラ
（ＰＣ）の構成全示すブロック回路図、第２図（ａ）、
俤） 、 （Ｃ）は従来のＰＣの欠点を示す説明図、第
３図（ａ）、υｊ 、 （Ｃ）は従来のＰＣの別の欠点
を示す説明図、第４図は本発明に係るプログラマブルシ
ーケンスコントローラ（ＰＣ）の構成を示すブロック回
路図、第５図（ａ） 、 （ｂ） 。 （ｃ）（ｒｉ ８ 台のＰＣの接続とそのシーデータメ
モリユニットのメモリエリアにおけるアドレスとの関係
を示す説曲図、第６図はシーケンスプログラム命令語の
構成金示す説明図、第７図は１つのシーケンスサイクル
における時間的経過の内容を示すタイムチャート図、第
８図（ａ） 、 （ｂ）、 （ｃ）は全ＰＣの同期に関
するもので、（ａ）は回路図、（ｂｌは同期ラインの論
理状態図、（Ｃ）は１シーケンスサイクル中におけるリ
ンケージの状態説明図、第９図は本発明ＰＣのし６デー
タメモリユニツトとシーフラッグメモリユニットの各メ
モリアリアのフォーマット図、第１０図は本発明ＰＣの
データ転送ユニットの具体例を示す回路図、第１１図は
第１０図に示す回路の動作状態を示す波形図、第１２図
（ａ） 、 （ｂｌ 、 （ｃ） 、 （ｄｌは第５図
（ａｌに示す診断ユニツ） （ＤＰＣＵ’）に関するも
ので、（ａ）は回路図、（ｂ）はテレタイプ（Ｔ Ｔ
Ｙ ’）に打出す生産データのモデル図、（Ｃ）はテレ
タイプ（Ｔ Ｔ Ｙ ’）ヘキーインする項目を示す説
明図、（ｄ）ｔｒＪ：、正常（Ｎａｒｒｎａｌ ）と故
障（ｌｉ’ａｉｌｕｒｅ）およこｙ許容値（ＡＩ Ｉｏ
ｗａｎｃｅ ） との関係図である。 ２４・・・インタフェースユニット ２６・・・プログラムメモリユニット ２８・・・演算ユニット ３０・・・コントロールユニット ３２・・・プログラムカウンタ ３８・・・データ転送ユニット ４０・・・インバータ ４８・・・ １０進カウンタ ５０・・・アドレスカウンタ ５２・・・ＮＡＮＤゲート ５４・・・インノ璧−タ ５６・・・インノぐ−タ ＰＲＧＭＲ，、、プログラマ ＤＡＴＢＳ・・・データバスライン ＰＩ（、Ｂｓ・１．プログラムパスラインＤ Ｐ ＣＵ
・・・診断ユニット ５ＹＮＣＬＮ・・・同期ライン Ｔ ｉ” Ｙ・・テレタイプ ＤＩＳＰＬＡＹ・・、ディスプレイ装置ｄ１１１〜１１
７ ・・・ 制御信号ライン１１８ 、１１９・・・指
令ライン １２０〜１２６ ・・・ データ伝送ラインＭ’ｒ、・
・・磯 誠装置 ＰＣ１０，プログラマブルシーケンス Ｊ コントローラＭ′ｒ工Ｎ
、・・・入カーａｌ素 Δ（ＴＵＩＪＴｊ 、、、出力安素 ５１− ＦＩＧ、５（ｃ） 出力 ３２ビツト １（５ヒ゛′ット ＦＩＧ、 １２ （ｄ） −Ｔ ｉ ｍ ｅ 第１頁の続き （７２′発 明 者 岡山官庁 沼津市大岡２０６８の３東芝機械株 式会社沼津事業所内 ７１・出 願 人 トヨタ自動車株式会社豊田市トヨタ
町１番地
（ＰＣ）の構成全示すブロック回路図、第２図（ａ）、
俤） 、 （Ｃ）は従来のＰＣの欠点を示す説明図、第
３図（ａ）、υｊ 、 （Ｃ）は従来のＰＣの別の欠点
を示す説明図、第４図は本発明に係るプログラマブルシ
ーケンスコントローラ（ＰＣ）の構成を示すブロック回
路図、第５図（ａ） 、 （ｂ） 。 （ｃ）（ｒｉ ８ 台のＰＣの接続とそのシーデータメ
モリユニットのメモリエリアにおけるアドレスとの関係
を示す説曲図、第６図はシーケンスプログラム命令語の
構成金示す説明図、第７図は１つのシーケンスサイクル
における時間的経過の内容を示すタイムチャート図、第
８図（ａ） 、 （ｂ）、 （ｃ）は全ＰＣの同期に関
するもので、（ａ）は回路図、（ｂｌは同期ラインの論
理状態図、（Ｃ）は１シーケンスサイクル中におけるリ
ンケージの状態説明図、第９図は本発明ＰＣのし６デー
タメモリユニツトとシーフラッグメモリユニットの各メ
モリアリアのフォーマット図、第１０図は本発明ＰＣの
データ転送ユニットの具体例を示す回路図、第１１図は
第１０図に示す回路の動作状態を示す波形図、第１２図
（ａ） 、 （ｂｌ 、 （ｃ） 、 （ｄｌは第５図
（ａｌに示す診断ユニツ） （ＤＰＣＵ’）に関するも
ので、（ａ）は回路図、（ｂ）はテレタイプ（Ｔ Ｔ
Ｙ ’）に打出す生産データのモデル図、（Ｃ）はテレ
タイプ（Ｔ Ｔ Ｙ ’）ヘキーインする項目を示す説
明図、（ｄ）ｔｒＪ：、正常（Ｎａｒｒｎａｌ ）と故
障（ｌｉ’ａｉｌｕｒｅ）およこｙ許容値（ＡＩ Ｉｏ
ｗａｎｃｅ ） との関係図である。 ２４・・・インタフェースユニット ２６・・・プログラムメモリユニット ２８・・・演算ユニット ３０・・・コントロールユニット ３２・・・プログラムカウンタ ３８・・・データ転送ユニット ４０・・・インバータ ４８・・・ １０進カウンタ ５０・・・アドレスカウンタ ５２・・・ＮＡＮＤゲート ５４・・・インノ璧−タ ５６・・・インノぐ−タ ＰＲＧＭＲ，、、プログラマ ＤＡＴＢＳ・・・データバスライン ＰＩ（、Ｂｓ・１．プログラムパスラインＤ Ｐ ＣＵ
・・・診断ユニット ５ＹＮＣＬＮ・・・同期ライン Ｔ ｉ” Ｙ・・テレタイプ ＤＩＳＰＬＡＹ・・、ディスプレイ装置ｄ１１１〜１１
７ ・・・ 制御信号ライン１１８ 、１１９・・・指
令ライン １２０〜１２６ ・・・ データ伝送ラインＭ’ｒ、・
・・磯 誠装置 ＰＣ１０，プログラマブルシーケンス Ｊ コントローラＭ′ｒ工Ｎ
、・・・入カーａｌ素 Δ（ＴＵＩＪＴｊ 、、、出力安素 ５１− ＦＩＧ、５（ｃ） 出力 ３２ビツト １（５ヒ゛′ット ＦＩＧ、 １２ （ｄ） −Ｔ ｉ ｍ ｅ 第１頁の続き （７２′発 明 者 岡山官庁 沼津市大岡２０６８の３東芝機械株 式会社沼津事業所内 ７１・出 願 人 トヨタ自動車株式会社豊田市トヨタ
町１番地
Claims (1)
- 【特許請求の範囲】 データ制御ユニットとインタフェースユニツログラムを
ストアするプログラムメモリユニットと、このプログラ
ムメモリユニット力１ら読み出したツータンスプログラ
ムに基づいて演算を行う演算ユニットおよび前記各ユニ
ットニ対し制御信号ｆｉ：与えるコントロールユニット
ヲ備えたプログラマブルシーケンスコントローラにおい
て、並列接続さｊ、る任意の各コントローラの中のソー
ケンスプログラムで外フラッグメモリユニットを設け、
さらにするレーデータおよびし６フラツグの書き込みを
各シーケンスサイクル中に設けられているリンケージ状
１線において実行する椋−デー夕転送ユニットとを設け
ることを特徴とする機能拡張性を備えたプログラマブル
シーケンスコントローラ。 （２） 特許請求の範囲第１項記載のプログラマブル
シーケンスコントローラにおいて、レーデ一タメモリユ
ニットとレーフラッグメモリュニットとはそれぞれ対応
するメモリエリアを備え、各ユニットに対しそれぞれ対
称的にかつ並列に接続してなる機能拡張性を備えたプロ
グラマブルシーケンスコントローラ。 ６）特許請求の範囲第１項記載のプログラマブルシーケ
ンスコントローラにおいて、’ｙ−テ一タ転送ユニット
は、１０進カウンタとアドレスカウンタとを備え、１０
進カウンタよりレーデータメモリユニットへ書キ込みパ
ルス０ を供給すると共にアドレスカウンタへ加算パルスを供給
し、さらにアドレスカウンタより外デー５メエリュユッ
トおよび’／−７５ツ０
０グメモリユニツトへアドレス指令全供給する
よう構成１−てなる機能拡張性を備えたプログラマブル
シーケンスコントローラ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56164941A JPS5868109A (ja) | 1981-10-17 | 1981-10-17 | 機能拡張性を有するプログラマブルシ−ケンスコントロ−ラ |
| US06/407,542 US4550366A (en) | 1981-10-17 | 1982-08-12 | Programmable sequence controller and system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56164941A JPS5868109A (ja) | 1981-10-17 | 1981-10-17 | 機能拡張性を有するプログラマブルシ−ケンスコントロ−ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5868109A true JPS5868109A (ja) | 1983-04-22 |
| JPS6224802B2 JPS6224802B2 (ja) | 1987-05-30 |
Family
ID=15802752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56164941A Granted JPS5868109A (ja) | 1981-10-17 | 1981-10-17 | 機能拡張性を有するプログラマブルシ−ケンスコントロ−ラ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4550366A (ja) |
| JP (1) | JPS5868109A (ja) |
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