JPS6150347B2 - - Google Patents

Description

【発明の詳細な説明】 発明の属する技術分野 本発明は高速アドレス変換バツフアおよびバツ
フアメモリを有する情報処理システムにおけるメ
モリの参照ビツトの更新方式に関する。

従来技術 一般に、情報処理システムにおけるメモリの使
用状態管理は、主メモリの各ページに対応して用
意した参照ビツトを用いて行なつている。あるペ
ージ内の任意領域のアクセスに応答して対応する
参照ビツトがセツトされる。また、このビツトは
参照ビツトを変更するための命令（以後、RRB
命令と称する）の出現に応答してそのときの参照
ビツトの状態はソフトウエアに知らされるととも
に変更される。一般に、プログラムおよびデータ
はそれが必要となつたときにデイスク等の外部メ
モリから主メモリにロードされるが、主メモリ上
に十分な空ページが存在しないときには、現在主
メモリ上に存在するページを必要量デイスク等の
外部メモリへ追出して空ページを用意しなければ
ならない。主メモリ上から外部メモリ上に追出す
ページとして望ましいのは今後使用される可能性
が少ないページである。そのページを判断する方
法としてページが最後に参照された時刻の古い順
に外部メモリ上に追出す方法が一般に採用されて
いる。このようなページのリプレイスメントアル
ゴリズムを可能とするために参照ビツトは用いら
れる。RRB命令は追出しページ判断の対象とな
るようなページ群に対し所定の時間間隔で発行さ
れ参照ビツトをリセツトする。参照ビツトとは別
にメモリ管理ソフトウエアが制御するメモリ管理
テーブルが主メモリ上に存在し、メモリ管理テー
ブル内には主メモリの各ページに対応した各ペー
ジの使用状態を管理するカウンタがあるが、
RRB命令実行の結果、参照ビツトがリセツトさ
れているとメモリ管理ソフトウエアはこのカウン
タの値をカウントし、参照ビツトがセツトされて
いるとカウンタに初期値を設定する。RRB命令
実行の度に参照ビツトはリセツトされるため、
RRB命令で読出された参照ビツトがリセツトさ
れていたということは前記所定の時間間隔の間対
応するページに対するアクセスがなかつたことを
示し、参照ビツトがセツトされていたということ
は対応するページに対するアクセスがあつたこと
が示される。従つて、前記カウンタ値により各ペ
ージ毎の参照されなかつた時間をメモリ管理ソフ
トウエアは知ることができる。

参照ビツトは一般にメモリ制御装置内に設置さ
れ主メモリアクセス時に更新される。これはチヤ
ネル装置の主メモリアクセス時にも参照ビツトを
更新することとか、マルチプロツセツサシステム
でもシステムに共通に参照ビツトが必要である理
由による。

一方、大型の情報処理システムにおいては中央
処理装置に主メモリのデータの写しを持つバツフ
アメモリを設けて、中央処理装置内でメモリアク
セス要求が出されたとき目的の命令またはデータ
等をバツフアメモリから高速に読出す構成をとつ
ている。このようなシステムにおいて問題となる
のは、バツフアメモリから所要データが読出され
るときにはメモリ制御装置にアクセスがなされな
いにもかかわらず、参照ビツトのセツトを行なわ
なければならないことである。この問題の解決の
ために従来では以下のような方法を採用してい
る。

１つの方法はバツフアメモリから命令またはデ
ータを読出したときにも参照ビツトのセツトを指
示するアクセスをメモリ制御装置に出すことであ
る。しかしこの方法では参照ビツト更新アクセス
頻度が非常に高くなり、また、マルチプロセツサ
システムでは各プロセツサからこのアクセスがメ
モリ制御装置に出されるため、参照ビツトメモリ
およびその周辺回路の処理サイクルをかなり短く
しなくてはならず、このため実用化が困難となつ
ている。

他の方法としてはバツフアメモリにも参照ビツ
トを備える方法があるが、このときRRB命令発
行時バツフアメモリの参照ビツトもリセツトしな
ければならない。バツフアメモリのデータ単位で
あるブロツクサイズがページサイズよりかなり小
さいときには、RRB命令発行時複数ブロツクの
参照ビツトをリセツトしなければならず、また、
マルチプロセツサシステム時他のプロセツサのバ
ツフアメモリの参照ビツトのリセツトを行なわな
ければならないという欠点がある。

発明の目的 本発明の目的は論理アドレスから実アドレスへ
のアドレス変換を高速に行なうための高速アドレ
ス変換バツフアを利用して上述の欠点を解決する
ようにしたメモリ参照ビツト更新方式を提供する
ことにある。

本発明の方式は、所定の記憶単位対応にメモリ
参照ビツトを記憶する主記憶手段と、 理論アドレスを実アドレスに変換するアドレス
変換手段と、 前記主記憶手段の記憶内容の写しを記憶するバ
ツフア記憶手段とを備え、 前記アドレス変換手段索引時に所望の実アドレ
スが前記アドレス変換手段に記憶されているとき
は前記所望の実アドレスを有する記憶単位のメモ
リ参照ビツトの更新を行なわず、前記アドレス変
換手段索引寺に前記実アドレスが前記アドレス変
換手段に記憶されていないときは前記実アドレス
を有する記憶単位のメモリ参照ビツトの少なくと
とも１つの更新を行なうようにしたことを特徴と
する。

発明の実施例 次に本発明の一実質例を図を参照して詳細に説
明する。

第１図を参照すると、本発明の一実施例は、中
央処理装置１，メモリ制御装置２，および主メモ
リ装置３から構成されている。前記中央処理装置
１は論理アドレス３０を格納する論理アドレスレ
ジスタ４，高速アドレス変換バツフア５，アドレ
ス変換回路６，実アドレスレジスタ７，バツフア
メモリ８およびバイパス３５を備えている。前記
メモリ制御装置２は受付ポート回路９および参照
ビツトメモリ１０から構成されている。前記中央
処理装置１の詳細は特開昭48−17224号公報の第
７図全体を参照できる。前記参照ビツトメモリ１
０は特開昭56−169281号公報の第２図記載のＲビ
ツト記憶装置５を参照できる。

中央処理装置１内で命令またはデータ読出し要
求が発生するとその論理アドレス３０が論理アド
レスレジスタ４に送られる。論理アドレスレジス
タ４のアドレスでは高速アドレス変換バツフア５
の索引が行なわれる。高速アドレス変換バツフア
５は、論理アドレス−実アドレス対がその中に多
数個登録されたもので、論理アドレスで索引が行
なわれる。所要の論理アドレス−実アドレス対が
高速アドレス変換バツフア５内に登録されていれ
ば、対応する実アドレスが読出され実アドレスレ
ジスタ７に送られる。求める論理アドレス−実ア
ドレス変換対が登録されていないときはアドレス
変換回路６でセグメントテーブル，ページテーブ
ルなどの読出しをメモリから行なつて実アドレス
が求められ実アドレスレジスタ７に送られる。ま
たこのアドレス変換結果は高速アドレス変換バツ
フア５内に新たに登録され、以降の同じページ内
へのアクセスに対し高速アドレス変換バツフア５
の利用を可能とする。実アドレスレジスタ７から
はバツフアメモリ８の索引が行なわれ、所要のデ
ータがバツフアメモリ８に存在するときはバツフ
アメモリ８からデータが読出される。所要のデー
タがバツフアメモリ８に存在しないときは、メモ
リ制御装置２に対しメモリ読出し要求が行なわ
れ、実アドレス３１がメモリ制御装置２の受付ポ
ート回路９に送られる。メモリ制御装置２では主
メモリ装置３に対し読出要求を送出する。受付ポ
ート回路９では他の中央処理装置（図示せず）と
かチヤネル装置（図示せず）からのアクセス３２
も受付ける。受付ポート回路９は各アクセス源か
らの動作種類指定コードとか、アドレスをアクセ
ス源に対応したレジスタに受け付け、その中から
１つのアクセス権を選択し動作種類コードに従つ
て、主メモリアクセスとか参照ビツト主メモリア
クセスを行なう機能を持つ。

従来の参照ビツト更新方法例では、バツフアメ
モリ８を索引する度に実アドレスレジスタ７のア
ドレスをメモリ制御装置２に送出し、参照ビツト
メモリ１０の対応するページの参照ビツトをセツ
トしている。RRB命令が発行されたときは、
RRB命令では変更すべき参照ビツトに対応する
実ページアドレスが指定されるため、そのアドレ
スが論理アドレスレジスタ４から高速アドレス変
換バツフア５をバイパス３５して実アドレスレジ
スタ７を経由してメモリ制御装置２に送られる。
メモリ制御装置２では参照ビツトメモリ１０の対
応する参照ビツトを読出して中央処理装置１に送
るとともに該参照ビツトを変更する。本発明を適
用した装置においては、命令またはデータの読出
し要求時にそのアドレスが高速アドレス変換バツ
フア５内に存在するときは、メモリ制御装置２に
対する参照ビツト更新要求が送出されない。上記
アドレスが高速アドレス変換バツフア５に存在せ
ず、アドレス変換回路６でアドレス変換が行なわ
れるときは、アドレス変換の最後で実アドレスペ
ージが求まつたときに実アドレスレジスタ７を経
由してメモリ制御装置２に対し参照ビツト更新要
求を送出する。アドレス変換回路６を使用してア
ドレス変換を行なわなければならないような命令
またはデータ読出要求の頻度は低いため、メモリ
制御装置２に対し参照ビツト更新要求を出す頻度
も大きく低下する。ところで以上の動作だけでは
参照ビツトの更新が正確には行なわれない。これ
はRRB命令による参照ビツトリセツトの後、対
応するページにアクセスがありかつそのアドレス
が高速アドレス変換バツフア５に登録されている
と参照ビツトがセツトされないことによる。この
問題を救うためにメモリ管理ソフトウエアは以下
の動作を行なう必要がある。つまりメモリ管理ソ
フトウエアは、所定の時間間隔における一連の
RRB命令の最後のRRB命令発行後、高速アドレ
ス変換バツフア全無効化命令を発行する。この命
令機能そのものは一般に既に他の目的のために存
在する。これによりRRB命令による参照ビツト
リセツト後の対応するページへのアクセスに際し
ても参照ビツトを正しく反映させることが可能と
なる。ただしマルチプロセツサシステムにおいて
は他の中央処理装置の高速アドレス変換バツフア
の全無効化も行なう必要がある。また、メモリア
クセスは常に論理アドレスで指定されるとは限ら
ない。高速アドレス変換バツフアの使用がなされ
ないような実アドレスアクセスの場合の参照ビツ
ト更新も配慮する必要がある。その１つとしてア
ドレス変換に伴なうセグメントテーブルとかペー
ジテーブルの読出しがある。この種のアクセスに
対しもし参照ビツトの更新が必要とされるなら
ば、アドレス変換回路６でのアドレス変換処理に
際してメモリ制御装置２に対して参照ビツト更新
要求を出せばよい。また割込処理時等に行なわれ
るシステムエリアへの実アドレスアクセスなどに
ついては、参照ビツト更新をメモリ管理ソフトウ
エアが必要とするなら、やはり参照ビツト更新要
求をメモリ制御装置２に対して出せばよい。また
システムがアドレス変換抑止モードであり、命令
およびデータのアドレスも論理アドレスでなく実
アドレスで指令されるようなときは、もしこのと
き参照ビツト機能が必要とされるならば、高速ア
ドレス変換バツフアを実アドレス−実アドレス対
のモードで使用すればよい。

以上はページ単位に参照ビツトが１ビツト付加
されている場合の説明であるが、システムによつ
ては例えばページサイズが4Kバイトに対し参照
ビツトがこの4Kバイトの前半2Kバイトおよび後
半2Kバイトのそれぞれに付加されている場合が
ある。このようなシステムでの対処方法として
は、メモリ管理ソフトウエアとの約束のうえで参
照ビツトの更新は前半2Kバイトに対応するビツ
トのみ行なうことにするか、またはアドレス変換
回路６での参照ビツト更新要求時に両参照ビツト
更新要求をすればよい。

発明の効果 本発明には高速アドレス変換バツフアを利用し
て参照ビツト更新の頻度を減らすことにより、参
照ビツト回路の実現を容易にすることが可能とな
るという効果がある。

【図面の簡単な説明】

図は本発明の一実施例を示す図である。 １……中央処理装置、２……メモリ制御装置、
３……主メモリ装置、４……論理アドレスレジス
タ、５……高速アドレス変換バツフア、６……ア
ドレス変換回路、７……実アドレスレジスタ、８
……バツフアメモリ、９……受付ポート回路、１
０……参照ビツトメモリ。

Claims (1)

1. 【特許請求の範囲】 １ 所定の記憶単位対応にメモリ参照ビツトを記
   憶する主記憶手段と、 論理アドレスを実アドレスに変換するアドレス
   変換手段と、 前記主記憶手段の記憶内容の写しを記憶するバ
   ツフア記憶手段とを備え、 前記アドレス変換手段索引時に所望の実アドレ
   スが前記アドレス変換手段に記憶されているとき
   は前記所望の実アドレスを有する記憶単位のメモ
   リ参照ビツトの更新を行なわず、前記アドレス変
   換手段索引時に前記実アドレスが前記アドレス変
   換手段に記憶されていないときは前記実アドレス
   を有する記憶単位のメモリ参照ビツトの少なくと
   も１つの更新を行なうようにしたことを特徴とす
   るメモリ参照ビツト更新方式。