JPS6150409A - 可変利得制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ディジタル制御により信号増幅の利得を制御
する可変利得制御回路に関するものである。

従来例の構成とその問題点 従来の可変利得制御回路は、第１図に示すように構成さ
れており、信号増幅器Ａと可変抵抗Ｒ１゜Ｒ２とを組合
せて利得を変化させる構成のものが用いられている。尚
第１図に示すように、抵抗Ｒ１を変化させるもの、抵抗
Ｒ２を変化させるもの、あるいは抵抗Ｒ１と抵抗Ｒ２の
双方を変化させる構成が可能で心る。係る従来の構成の
ブロック図として表現すると、第２図に示すように、乗
算器３による可変利得制御回路として表わすことができ
る。この構成によれば、利得Ｖ　ｏ／Ｖ　Ｉは、Ｖ○／
ｖ１＝ａｘ　　　　　　　　　・・・・・・・（１）こ
の特性は、第４図の（１）に示すように制御人力Ｘに対
し、線形的な応答を示すが、第４図から明らかなように
、制御人力Ｘに対し、対数線形的な応答を示さず、ｄＢ
　リニア（対数リニア）な特性からは大幅にずれている
。したがって制御人力Ｘが０近傍に近付くと、入力ディ
ジタル信号に対して細かい制御が不可能となり、実際的
な対数線形制御を行うことが難しい。このため、可変利
得制御回路として適当でない。

この問題に対して、従来から実施されているものとして
、第３図に示すような指数変換部Ｅを用いた制御方式に
より対数線形的な変換を行う可変利得制御回路がある。

第３図では、制御入力Ｉは、指数変換部Ｅを通し、乗算
器３に入力される。この場合の利得ｖｏ／ｖ工は、 ｖｏ／ｖＩ−ｅｂ！・・・・・・・・・＠）となり、両
辺対数を取れば、 Ｉ　ｎ　（Ｖｏ／ｖＩ）　＝ｂ　：ＩＣ−・−’　−’
０となって、対数線形の特性を示すことになる。

第４図は０）式と（躊式とを比較したもので、６＝１Ｑ
、１）＝４として図示したものである。

しかしながら、この対数線型的な変換を行う可変利得制
御回路は、指数変換部Ｅの回路が複雑かつ高価なものと
なり、しかも制御入力Ｘのビット長より長いビット精度
の出力が指数変換部に必要となるため、実際応用上不利
となる。

発明の目的 １　　　　　　　　　本発明は、上記従来の問題点を解
消するためになされたもので、その目的は、回路規模が
従来と同程度でかつ対数線型な特性を示す可変利得制御
回路を提供することにある。

発明の構成 本発明は、上記目的を達成するため、割算器と加減算器
とを組合せて基本回路を構成するとともに、その基本回
路を多段結合して有効な対数線型を示す可変利得制御回
路を実現することを要旨とするものである。

実施例の説明 第６図は、本発明の基本回路である、割算器と加減算器
とを組合せた回路の概略構成を示すものであって、ｖＩ
は入力信号、ｖＯは出力信号、Ｘは制御入力、１は割算
器、２は加減算器を表わすものである。

第６図は上記基本構成回路の一例を示すものである。こ
の図において、１１は入力電圧ｖＩの加わる入力端子、
１２は出力電圧■ｏが出力される出力端子である。割算
器１は固定抵抗Ｒ４４と、可変抵抗Ｒ４５及び演算増幅
器Ａ１により構成される。又、加減算器２は固定抵抗Ｒ
４１、Ｒ４２゜Ｒ４３と、演算増幅器Ａ２により構成さ
れている。

この実施例における基本構成回路の更に具体的な回路例
を第７図に示す。この回路では、前記割算器１の可変抵
抗Ｒ４６をノ・シボ型抵抗綱により構成したものである
。割算器１は、固定抵抗Ｒ５４と、Ｒ−２Ｒハシゴ型抵
抗綱と、アナログスイッチＳ　（８１’ｔ　８２　、・
−８ｎ　）と、演算増幅器Ａ１とにより構成される。こ
の回路では、ディジタル入力としてｎビットの値が外部
から設定されるものとする。係る構成を有する基本回路
における利得Ｖｏ　／Ｖ　１は、 Ｖｏ／ＶＩ＝−；−１（ｏ＜ｘ＜１）　　　・−−−−
−’（４）で表わされるが、以下においては説明上ｘ’
＝−−ｘ の変数変換を行って、 ｖｏ／ｖ工＝、７２−、、−１　　　　　・・・・・・
・（６）と表わす。

この（６）式は、ｘ’＝ｏの近傍で対数線型な特性を示
す。比較のために、次式の特性を考える。

ＶＯ／ＶＩ＝　ｅ　４　”　　　　　　　・−・−（ｅ
）（＠式、（６）式をＸ＝ｏの近傍でテーラ−（Ｔａｙ
ｌｏｒ）展開すると、 （司式を展開した場合は、 ７０ど”−１＋４ｘ’＋　Ｂｘ”＋　１６ｘ”＋　３２
ｘ”−４゜・・・・・・２ｎ＋１・ｘ／　ｎ＋・・・・
・・・（６−ａ）となり、 （６）式を展開した場合は、 となる。

これより、（＋５）式、（６）式はＸの２次の項まで一
致している良好な近似関係にあることがわかる。

これらの式に基づいた双方の特性を第４図に示す。これ
によると、（＠式はＸ＝Ｏの近傍で対数線型であり、か
つＸが一１／２から１／２までの領域でなめらかな単調
増加が保証されており、可変利得制御回路として利用可
能である。

上記基本回路を多段結合した本発明の一実施例を第８図
に示す。この回路は、基本回路を２段直列に結合した可
変利得制御回路で、同図中１，２１は割算器、２，２２
は加減算器を示し、ｖＩは入力信号、Ｖｏは出力信号、
Ｘは制御入力を示す。

この２段結合による可変利得制御回路の利得ｖＯ／■Ｉ
は・ ｖｏ／■Ｉ−（ｉ−１）２　　　　区！＜−１−−−（
７）となるが、以下説明上１ 、／＝１−８ の変数変換を行って、 Ｖｏ／ＶＩ＝ＣＨＩ　　−１３−、−＜　１’＜−；・
・・　・・・（８） について説明する。この（８）式もＸ’＝−ｏの近傍で
対数線型であり、比較の為に次の式の特性を考える。

ｖ○／ｖＸ＝ｅ８ｘ′・・・・・−（９）同様に（８）
式、＠）式をＸ＝Ｏの近傍でテーラ−展開すると、 （８ン式を展開した場合は、 （「７−’　）２＝１＋８ｘ’＋３２ｘ”＋９ｅｘ”＋
２５６ｘ　　＋　・・・・＋２（ｎ＋２）・ｎ−Ｘ’％
・・−・・・・・（８−ａ） となり、（９）式を展開した場合ＶＣは、ａ　”’＝１
　＋８ｘ’＋３２ｘ”＋　（２６６／３　）ｘ”　＋−
・・・＋（ｓ　ｎ／　ｎ　＋　）　ｘ　ｔ　ｎ＋　・・
−・・・（９−ａ）となって、両者はＸの２次の項まで
一致した近似が成立する。

ｃｔ’ｕ＞ｏ結果から明らかむｕうに、（８）Ｅ、　　
　　　　　　　　。

（９）式は、第９図に示すように、基本回路よりも更に
ダイナミックレンジの広い対数Ｉｓ型な可変利得制御回
路にすることができる。

実際に本発明の回路を可変利得制御回路として使用すれ
ば、第６図の基本回路は、＋　２５ｄＢ〜−２６ｄＢ間
での可変利得制御回路として適し、第８図の実施例では
、＋４０ｄＢ　〜−４０ｄＢ　　ｉでの可変利得制御回
路として適当である。

発明の詳細 な説明したように本発明によれば、簡単な回路によりほ
ぼ対数線型な特性を有する可変利得制御回路を構成する
ことができる。又、本発明の構成を用いた自動利得制御
回路（ＡＧＣ）は、各種の信号処理装置に応用され、ア
ナログ系回路を大幅に縮小する効果を有するものである
。

【図面の簡単な説明】

第１図は従来の可変利得制御回路の結線図、第２図は従
来の対数非線形の可変利得制御回路のブロック図、第３
図は従来の対数線形の可変利得制御回路のブロック図、
第４図は第２図及び第３図の可変利得制御回路の特性図
、第５図は本発明の前提となる基本回路のブロック図、
第６図は第６図に示す基本回路の構成を具体化して表わ
した回路図、第７図は第５図に示す基本回路の構成を更
に具体的に示す回路図、第８図は基本回路を多段結合し
た本発明の一実施例に係る可変利得制御回路のブロック
図、第９図は第５図及び第８図に示す可変利得制御回路
の特性図である。 １．２１・・・・・・割算器、２．２２　・・・加減算
器、Ｒ１，Ｒ２・・・・可変抵抗、Ａ　・・・・演算増
幅器、ｖＩ　　　・入力信号、Ｖｏ・・・・・・出力信
号、Ｘ・・・山制御入力、Ｅ　・指数変換部。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 χ 第２図 χ 第４図 第５図 り 第９図

Claims (1)

【特許請求の範囲】
1. 演算増幅器とアナログスイッチ並びに抵抗により構成し
   た該演算増幅器の帰還回路とからなる割算器と、他の演
   算増幅器と固定抵抗により構成され、前記割算器出力に
   加減算を行って出力する加減算器とを組合せた回路を多
   段にわたって接続し、対数線型の出力特性を得るように
   した可変利得制御回路。