JPS6151476B2 - - Google Patents

Description

【発明の詳細な説明】

この発明は文字情報を含むテレビジヨン信号を
受信し再生するシステム等に用いて有効なサンプ
リングパルス補正方式に関する。 通信システムにおいて、送られてくるデータを
サンプリングパルスにてサンプリングする場合、
データのビツトとサンプリングパルスの位相は精
度よく一致していることが要求される。しかしな
がら、送られてくるデータは外乱とか内部要因に
よつて、常に一定の位相，振幅に保たれていると
は限らない。このため、サンプリングパルスの位
相を自動調整することによつて正確にデータを抽
出する手段が望まれている。 この発明は上記の事情に鑑みてなされたもの
で、自動的にサンプリング用のクロツクパルスの
移相を調整することはもちろんのこと、送られて
くるデータのスライスレベルをも自動的に調整し
て、データを正確に抽出することのできるサンプ
リングパルスを得るサンプリングパルス補正方式
を提供することを目的とする。 以下この発明の実施例を図面を参照して説明す
る。 まず、この発明が適用されたカラーテレビジヨ
ン受像機における文字多重放送受信システムにつ
いて説明する。 文字多重放送にて扱われるテレビジヨン信号の
フオーマツトは、第１図に示すように設定されて
いる。第１図ａ，ｂは、複合映像信号の最初のフ
イールドと次のフイールドの垂直帰線期間部分を
示すものでＶは垂直同期信号である。 この垂直帰線期間部分の後部たとえば前のフイ
ールドが終つてから20H目（Ｈ；１水平期間）に
は、文字放送パケツト１，２が設定されている。
この文字放送パケツトのフオーマツトは、第１図
ｃに示すように設定されている。Ｈは水平同期信
号であり、５はカラーバーストである。文字放送
パケツト２は、ヘツダー部６、情報部７によつて
形成されている。この文字放送パケツト２は、さ
らに詳細に示すと第１図ｃに示すようになる。即
ち、ヘツダー部６には、クロツク・ライン
（Clockrun in）信号（CRI）、フレーミングコー
ド（FC）、アイデンテイフアイコード（IDC）、
プログラムコードPC１，PC２等によつて構成さ
れている。 クロツクライン信号（CRI）は、この文字放送
パケツト内のデータをサンプリングするに必要な
クロツクパルスの位相合わせを行うための信号で
ある。フレーミングコード（FC）は、データの
始まりをあらわすコードである。アイデンテイフ
アイコード（IDC）は、表示形態とか伝送信号形
式等を識別させるためのコード、プログラムコー
ドPC１，PC２は、文字情報番組の種類を示すコ
ードである。 上記したような文字放送パケツトは、たとえば
第２図に示すようなシステムにて処理される。１
１は、文字多重放送によるテレビジヨン信号の中
間周波数が入力される入力端子である。この入力
端子に加えられた信号は、映像検波回路１２によ
つて映像検波される。映像検波された複合映像信
号は、文字放送パケツトを抽出するとともに、波
形整形を行う波形整形回路１３に入力される。ま
た、複合映像信号は、垂直同期信号Ｖ、水平同期
信号Ｈを分離する同期分離回路２１に入力され
る。 前記同期分離回路２１から分離された垂直同期
信号Ｖ、水平同期信号Ｈは、垂直位置カウンタ２
２に入力される。この垂直位置カウンタ２２は、
垂直同期信号Ｖでリセツトされ、水平同期信号Ｈ
を計数するもので、前記文字放送パケツトが重畳
されている位置に対応した抜きとりパルスを得る
ことができる。 垂直位置カウンタ２２にて得られた抜きとりパ
ルスは、前記波形整形回路１３に入力される。こ
れによつて、波形整形回路１３からは、第１図で
説明した文字放送パケツトを抜きとり、かつその
波形整形を行う。この波形整形回路１３から得ら
れた出力は、サンプリング回路１４に入力される
とともに、クロツクライン信号検出回路１６に入
力される。 クロツクライン信号検出回路１６は、第１図ｄ
で示した、クロツクライン信号（CRI）を抽出す
るもので、その抽出されたクロツクライン信号
は、クロツクパルス発生回路１７に入力される。
このクロツクパルス発生回路１７は、クロツクラ
イン信号と同期した連続クロツクパルスを発生す
る機能を有する。このクロツクパルス発生回路１
７から出力される連続クロツクパルスは、前記サ
ンプリング回路１４に入力され、データサンプリ
ングパルスとして用いられる。 サンプリング回路１４においては、データサン
プリングパルスによつて、先の第１図ｄに示した
ような各種のデータがサンプリングされ、直列か
ら並列に変換され、バツフアメモリ１５に貯えら
れる。また、サンプリング回路１４の出力は、フ
レーミングコード検出回路１８にも入力される。
このフレーミングコード検出回路１８は、予じめ
定められたフレーミングコードと入力されたコー
ドとの比較動作によつて検出し、このコードが完
全に一致した点を検出し、バツフアメモリにおけ
るデータの始まり部を設定するものである。フレ
ーミングコード検出回路１８は、たとえば水平位
置カウンタ２３からクロツクパルスによつて駆動
される。 水平位置カウンタ２３は、同期分離回路２１か
らの水平同期信号Ｈによつてリセツトされ、前記
クロツクパルス発生回路１７からのクロツクパル
スをカウントしている。この水平位置カウンタ２
３のカウント情報は、アドレス回路２４にも加え
られている。また、このアドレス回路２４には、
先の垂直同期信号も入力されてる。このアドレス
回路２４は、現在入力している複合映像信号によ
つて得られている画像の水平方向、垂直方向に関
するアドレスデータを発生することができる。ア
ドレス回路での見本クロツクは、LC共振による
ゲーテツドOSCの発振クロツクを用いる。 上記の如くバツフアメモリ１５には、文字放送
パケツトが到来したときに、その内容が格納され
る。このバツフアメモリ１５に格納されたデータ
は、マイクロコンピユータによつて処理される。 中央演算処理装置（以下CPUと称する）３０
は、バツフアメモリ１５のデータ内容を解読す
る。たとえば、データ形式がどのようなもので、
プログラムがどのようなものであるかである。 たとえば、文字放送として、天気予報を映した
い場合を例にとつて説明する。天気予報を映した
い場合は、キーボード４０を操作することによつ
て、天気予報データを処理するための指令信号を
入力することができる。天気予報のプログラム
は、第１図にて示したプログラムコードによつて
指定されている。たとえば、プログラムコード
PC１のデータが天気予報を送つているものとす
ると、このプログラムコードPC１は、CPU３０
で演算処理される。この結果、このプログラムコ
ードPC１のデータが、キーボード４０から指定
されたデータと一致するものであれば、バツフア
メモリ１５のデータは天気予報のためのデータで
あることが判る。キーボード３５から指定された
天気予報再生のための指令信号は、ランダムアク
セスメモリ（以後RAMと称する）に格納されて
いる。 バツフアメモリ１５から読み出された天気予報
のパターンデータは、最終的には文字データ，記
号データとしてパターンメモリ３３に記載され
る。色データは、カラーメモリ３４に記憶され
る。 バツフアメモリ１５から読み出されるデータ
は、そのものが文字データ，記号データとしてパ
ターンメモリ３３に記憶されるが、伝送方式がコ
ード伝送方式の場合には、バツフアメモリ１５か
ら読み出されたデータを解読して、リードオンリ
ーメモリ（以後ROMと称する）から予じめ定め
られているキヤラクタデータ、つまり文字とか記
号，固形データを読み出し、これをパターンメモ
リ３３等に記憶させてもよい。そのため、更に、
キヤラクタROM３９が用意されている。 上記の如く、バツフアメモリ１５から導出され
たデータに基き、パターンメモリ３３には、文
字，記号，固形データが記憶されるのであるが、
垂直期間における文字放送パケツトを１回だけ抽
出するのみで、文字表示に充分なデータは得られ
ない。したがつて、垂直同期期間がある毎に、か
つ所望のプログラムが検出される毎に、前記パタ
ーンメモリ３３に順次蓄積される。 パターンメモリ３３、カラーメモリ３４にデー
タを蓄積する場合、このデータを何れの番地に格
納するかは、たとえばデータとともに格納番地を
指定するアドレス指定データを入力していてもよ
い。 前記パターンメモリ３３、カラーメモリ３４に
記憶されているデータを読み出して表示させる場
合には、パターンメモリ３３のデータは絵柄デコ
ーダ３５を介して、またカラーメモリ３４のデー
タは色デコーダ３６を介して直流に変換されて、
出力インターフエース３７で合成される。そし
て、複合映像信号と合成回路３８にて合成され
る。パターンメモリ３３、カラーメモリ３４のデ
ータの読出しタイミングは、CPU３０からの指
令信号による。CPU３０は、常時アドレス回路
２４から入力されるアドレスデータ（現在画面ビ
ーム照射位置に相当する）を解読している。この
アドレスデータがRAM３２に設定されている希
望の表示指定データと一致した場合に、これらの
アドレスデータに対応する読み出し信号がパター
ンメモリ３３、カラーメモリ３４に加えられる。
表示指定データは、RAM３２に記憶されたプロ
グラムに含まれており、この表示指定データの変
更、プログラムの切換えに応じて、表示形態は
種々に設定することができる。 上述の如く動作するシステムにおいて、文字放
送パケツトのデータを誤りなくサンプリングする
ことは、その性能評価の上で重要である。 次にこの発明に係るクロツクパルス発生手段に
ついて、第３図を参照して説明する。 第３図において５２は、映像検波段からの信号
が加えられる入力端子であつて、これはスライス
回路１０Ｇの一方の入力端子に接続されている。
このスライス回路１０Ｇの出力は、出力端子５３
を介してサンプリング回路１４に入力される。し
たがつて、このスライス回路１０Ｇは、先の波形
整形回路に相当する。 一方入力端子５０には、クロツクパルスが加え
られる。このクロツクパルスは、たとえば、受像
機本体において、色再生用に作り出しているカラ
ーバーストに同期したキヤリアウエーブ（CW）
を、PLL回路用いて8/5倍したもので、発振回路
によつて作られている。このクロツクパルスは、
遅延手段１０Ａによつて補正され、サンプリング
パルス出力端子５１に導出される。この出力端子
５１の出力サンプリングパルスは、先のサンプリ
ング回路１４にデータサンプリングパルスとして
入力される。 第３図のシステムは、データサンプリングパル
スを適正な位相に補正する機能と、データのスラ
イスレベルを適正なレベルに設定する機能を有す
る。 まず、このシステムは、先の遅延手段１０Ａ、
遅延量制御手段１０Ｂ、スライスレベル制御手段
１０Ｃ、デジタルアナログ変換器１０Ｆ等を有す
る。さらにまた、補正サンプリングパルスと入力
データのクロツクライン信号のデジタル位相検波
手段１０Ｄ、このデジタル位相検波手段１０Ｄか
ら出力されたデータを、位相補正情報、スライス
レベル補正情報に変換する変換器１０Ｅ等を有す
る。 次に各部の動作を説明するに、まず、入力端子
５４には、ゲートパルスが入力される。このゲー
トパルスは、先のクロツクライン信号の期間に対
応して、このシステムが動作するように、その動
作タイミングを設定するものである。このゲート
パルスは、先の垂直位置カウンタ、水平位置カウ
ンタのカウント情報を論理回路に加えて、クロツ
クライン信号に対応する補正期間に発生される。
このシステムが動作すると、まず、第１の処理と
して出力端子５１に得られるデータサンプリング
パルスの遅延量が設定される。また第２の処理と
して、スライス回路１０Ｇにおけるデータスライ
スレベルが設定される。 第４図は、デジタル位相検波手段１０Ｄ及び変
換器１０Ｅの出力情報を説明するのに示したタイ
ミングチヤートである。 第４図ａは、たとえば出力端子５１から導出さ
れたサンプリングパルスであつて、同図ｂはスラ
イス回路１０Ｇから出力されたデータであり、波
形整形されたものである。この場合は、データに
対してサンプリングパルスの位相が遅れている例
である。 入力データは、サンプリングパルスのタイミン
グによつて、ラツチ回路５５にラツチされる。し
たがつて、ラツチ回路５５の出力は、第４図ｃに
示すような波形となる。次に、このラツチ回路５
５の出力はシフトレジスタ５６に入力されシフト
される。この場合、シフトレジスタ５６のクロツ
クパルスとしては、インバータ５８を介してサン
プリングパルスの反転したものが入力されるか
ら、このシフトレジスタ５６の出力端子５９，６
０の出力波形は、それぞれ第４図ｅ，ｇに示すよ
うな波形となる。さらにまた、スライス回路１０
Ｇの出力データは、シフトレジスタ５７にも入力
される。このシフトレジスタ５７も、サンプリン
グパルスを反転したクロツクパルスによつて駆動
されるもので、その出力端子６１，６２，６３の
波形はそれぞれ第４図ｄ，ｆ，ｈに示すような波
形となる。 第４図ｄ，ｅ，ｆ，ｇ，ｈの各出力は、変換器
１０Ｅに入力される。この変換器１０Ｅにおいて
は、入力データに応じて所定の出力データを得る
ように予じめ論理回路によつて取決めがなされて
いる。この取決められた変換表は後に示すように
なされている。

【表】 この変換表を参考に、第４図のような位相関係
にあつたすると、変換出力情報は、D₁，D₂，
D₃，D₄＝１，０，０，０となる。A₀，A₁，A₂，
A₃，A₄＝０，１，１，０，０である。上記の如
く、データサンプリングパルスとデータとの位相
関係が確認されれば、サンプリングパルスの位相
が遅れていることであるから、サンプリングパル
スの位相を速める方向へ制御する必要がある。こ
の制御手段は、先の遅延量制御手段１０Ｂであつ
てこの動作は後述する。 次にデータサンプリングパルスの位相がデータ
に対して進んでいる場合は、第５図にに示すよう
なタイミングチヤートになる。 第５図ａはデータサンプリングパルスであつ
て、同図ｂはスライス回路１０Ｇから出力された
データであり、波形整形されたものである。この
ような位相関係の場合は、ラツチ回路５５、各シ
フトレジスタ５６，５７の出力端子５９，６０，
６１，６２，６３の出力波形は第５図ｅ，ｇ，
ｄ，ｅ，ｈのようになる。そして変換表からわか
るように、変換器１０Ｅの出力情報D₁，D₂，
D₃，D₄は０，１，０，０となる。 上述の如く、第４図のタイミングチヤートは、
データに対してサンプリングパルスの位相が遅れ
ている場合の例を示し、第５図のタイミングチヤ
ートはデータに対してサンプリングパルスの位相
が進んでいる場合の例を示している。即ち、デー
タに対してサンプリングパルスの位相が遅れてい
る場合、変換器１０Ｅの出力情報はD₁，D₂，
D₃，D₄＝１，０，０，０進んでいる場合D₁，
D₂，D₃，D₄＝０，１，０，０となる。変換器１
０Ｅの出力情報D₁，D₂はデータに対するサンプ
リングパルスの遅延量に関する制御情報となる。
また出力情報D₃，D₄は、後述するスライスレベ
ルに関する制御情報となる。 次に、上記情報D₁，D₂を利用する遅延量制御
手段１０Ｂについて説明する。即ち、上記情報
D₁，D₂を出力する出力端子５４，６５それぞ
れ、ナンド回路７１，７２の第３入力端子に接続
されている。このナンド回路７１，７２の第２入
力端子には、先の出力端子５１からのサンプリン
グパルスが入力される。また、このナンド回路７
１，７２の第３入力端子には、先のゲートパルス
も加えられる。 したがつて、ナンド回路７１，７２は、それぞ
れ３入力が同時に存在したときに出力パルスを得
る。ナンド回路７１，７２の出力パルスは、それ
ぞれカウンタ７３，７４に入力される。 ナンド回路７１，７２は、何れか一方から出力
パルスを得ることができ、カウンタ７３，７４
は、各々の入力に対して複数個例えば４個の連続
パルスがあつたときに出力を得る。また、アンド
回路７１から出力があつた場合は、カウンタ７３
のカウンタ動作が進むが、この場合オア回路７６
を介してカウンタ７４はクリアされる。逆に、ア
ンド回路７２から出力があつた場合は、カウンタ
７４のカウント動作が進むが、この場合オア回路
７５を介してカウンタ７３はクリアされる。 またカウンタ７３は、それ自身の出力パルス
（アツプカウント指令信号）によつても、該オア
回路７５を介してクリアされる。さらにカウンタ
７４も、それ自身の出力パルス（ダウンカウント
指令信号）によつても、該オア回路７６を介して
クリアされる。カウンタ７３，７４の出力は、そ
れぞれアツプダウンカウンタ８０のアツプカウン
ト指令信号入力端子及びダウンカウント指令信号
入力端子に入力される。 上記のナンド回路７１，７２は、クロツクライ
ン信号の期間に対応したゲートパルスが入力端子
５４に与えられると、情報D₁，D₂の内容に応じ
て、何れか一方がデータサンプリングパルスを導
出する。この場合、情報D₁，D₂が１垂直期間毎
に０，１、１，０を繰りかえすような場合が生じ
る。また情報D₁，D₂の誤りによつて、瞬間的に
１，０、０，１を繰りかえしたりする場合があ
る。このような情報D₁，D₂の不確定な事態が生
じた場合に、これに応答させて、アツプダウンカ
ウンタ８０のカウント値を可変したのでは、デー
タサンプリングパルスが位相歪とかノイズを生じ
ることがある。このため、上記の回路によると、
情報D₁，D₂の不要な変化があつたような場合、
これをカウンタ７３，７４にて吸収するように図
られている。 次に上記アツプダウンカウンタ８０からの出力
情報の利用について説明する。この出力情報は、
選択回路８５，８６の制御情報として用いられ
る。つまり、アツプダウンカウンタ８０の出力端
子８１，８２，８３，８４は、選択回路８５，８
６の制御端子８１ａ，８２ａ，８３ａ，８４ａに
接続される。この場合、最上位ビツトの出力端子
８４ａは、選択回路８５の制御端子には直接、ま
た選択回路８６の制御端子にはインバータ８７を
介して接続される。このため、最上位ビツトの出
力端子８４ａが「０」の場合は、選択回路８５が
動作モードとなり、選択回路８６が非動作モード
となる。また最上位ビツトの出力端子８４ａが
「１」の場合は選択回路８５が非動作モードとな
り、選択回路８６が動作モードとなる。 選択回路８５は、その制御情報に基き、アンド
回路８８〜９５の入力端子のパルスのうち、何れ
か一つを選択して出力端子８５ａに導出する。ま
た選択回路８６も、その制御情報に基きアンド回
路９６〜１０２の入力端子のパルス，アンド回路
１０２の出力端子のパルスのうち何れか一つを選
択して出力端子８６ａに導出する。選択回路８５
あるいは８６から導出された補正サンプリングパ
ルスは、ナンド回路１０４、イクスクルーシブオ
ア回路１０５を通して出力端子５１に導出され
る。 また、イクスクルーシブオア回路１０５には、
ラツチ回路１０７の出力も加えられる。これは、
アツプダウンカウンタ８０がオーバーフローした
場合には、データとサンプリングパルス位相が大
きく異つていることであるから、ナンド回路１０
６、ラツチ回路１０７を通してサンプリングパル
スを逆相に反転し、以後の引き込み（遅延量合
せ）を迅速にするためである。 上記の如く、補正サンプリングパルスは、アツ
プダウンカウンタ８０からの情報に基き、その遅
延量が決定されて出力される。アンド回路８８，
９０，９２，９４，９６，９８，１００，１０
２，８８，８９，９０，９１，９２，９３，９４
…１０２の入力端の各信号波形は第６図ａ〜ｇ…
ｈに示すようになり、これらの何れかが選択され
る。第６図ｉは、第６図ｆの信号が選択されて導
出され、出力端子５１にあらわれた場合の例であ
る。 次にデータスライスレベルに関する制御系につ
いて説明する。スライスレベルに関して基本とな
る情報は、変換器１０Ｅの出力情報D₃，D₄であ
る。 即ち、出力情報D₃，D₄を導出する出力端子６
６，６７は、ナンド回路１１０，１１１の第２入
力端子に接続されている。このナンド回路１１
０，１１１の第１入力端子には、出力端子５１か
ら得られるデータサンプリングパルスが加えられ
る。またナンド回路１１０，１１１の第３入力端
子には、先のゲートパルスが加えられる。またナ
ンド回路１１０の第４入力端子には、アツプダウ
ンカウンタ１１８のアツプカウント時のオーバー
フロー出力が加えられる。 上記のスライスレベル制御手段１０Ｃにおいて
も先の遅延量制御手段１０Ｂと同様な動作を得る
もので、ナンド回路１１０，１１１は、先のナン
ド回路７１，７２に対応し、オア回路１１４，１
１５は先のオア回路７５，７６に対応し、カウン
タ１１２，１１３は先のカウンタ７３，７４に対
応する。アツプダウンカウンタ１１７，１１８
は、２段に縦列されているが、これは、可変範囲
を大きく、あるいは微細に可変するためにビツト
数を増大したためである。 アツプダウンカウンタ１１７，１１８の出力情
報は、デジタルアナログ変換器１０Ｆに入力され
る。そしてこれのアナログ出力は、データのスラ
イス回路１０Ｇにスライスレベル設定用の信号と
して入力される。 次にデータをスライス回路に入力して、スライ
スレベルを適切なレベルに設定することの必要性
について述べる。つまり、入力端子５２に入力す
るデータが第７図ａに示すような波形であり、そ
の適切なスライスレベルが図示のS₁であつたとす
ると、出力は、同図ｂに示すようなデユーテイー
が50％の方形波信号となる。このデータを周波数
が２倍のクロツクパルス（同図ｃに示す）でサン
プリングすれば、該データの正確なデジタル変換
されたコードを得ることができる。ところがスラ
イスレベルが図示のS₂に変化すると、スライス回
路１０Ｇの出力データは、第７図ｄに示すように
なる。これをデータサンプリングパルス（同図ｅ
に示す）でサンプリングした場合、図示の？で示
す位置のコードにあいまいな部分が生じ、正確な
サンプリングが得られない。したがつて、スライ
スレベルを適切なレベルに設定する必要がある。 次にスライスレベルが高すぎた場合の制御動作
について、第８図の信号波形を参照して説明す
る。 第８図ａはサンプリングパルスであつて、同図
ｂはスライス回路１０Ｇから出力されたデータで
ある。このデータは、スライスレベルが高かつた
ためにパルスデユーテイーが50％以下になつてい
る。 さらに同図ｃは、ラツチ回路５５の出力であ
り、データのサンプリング状態が不安定であり、
「０」となつている。この結果、変換器１０Ｅの
入力端子５９〜６３の信号波形は、第８図ｅ，
ｇ，ｄ，ｅ，ｈの如くなる。このような信号が入
力した場合、変換器１０Ｅの出力D₁〜D₄は、第
８図ｉ，ｌに示すように、D₁，D₂，D₃，D₄＝
０，０，０，１となる。この結果、スライスレベ
ルに関する基本情報D₃，D₄が０，１になつたこ
とから、カウンタ１１３のカウント値が可変さ
れ、アツプダウンカウンタ１１７，１１８の出力
情報が可変される。この出力情報は、スライスレ
ベルを下げる方向に変化し、スライス回路１０Ｇ
におけるスライスレベルを適正なものに設定する
ことができる。 上述したこの発明によるデータサンプリング方
式によると、特にデータサンプリングパルスの修
正を行うのに、その遅延量とスライスレベルの補
正機能を備えており、データのサンプリングパル
スを正確なものとし得る。 この発明にあつては、デジタル位相検波手段１
０Ｄにおいて、補正サンプリングパルスと、入力
データとの位相比較を行い、その位相誤差に応じ
て出力端子５９〜６３に位相誤差に応じた情報を
得る。この場合、設定された入力データの周波数
に対して、補正サンプリングパルスの周波数は２
倍である。 次に、前記デジタル位相検波手段１０Ｄからの
情報が変換器１０Ｅに入力される。これにより補
正サンプリングパルスの位相を調整するための情
報D₁，D₂データのスライスレベルを調整するた
めの情報D₃，D₄は、予じめ変換テーブル（表）
が設定された変換器１０Ｅから得られる。つま
り、変換器１０Ｅは、入力情報に応じて、制御対
象を振り分けることになる。変換テーブル（表）
は、補正サンプリングパルスとデータとの位相が
細かいずれの場合は主として遅延量を制御するた
めの情報D₁あるいはD₂を可変し、大きいずれの
場合はスライスレベルを制御するための情報D₃
あるいはD₄を可変するように設定されている。 このようにデジタル位相検波手段１０Ｄと変換
器１０Ｅとは、補正サンプリングパルスとデータ
との位相比較を行い、かつ補正サンプリングパル
スの遅延（位相）量制御情報及びデータスライス
レベル制御情報とを得ることができる。 次に変換器１０Ｅから出力された情報D₁〜D₄
に基き、補正量を決定する場合、遅延量制御手段
１０Ｂにおいては、ナンド回路７１，７２、オア
回路７５，７６、カウンタ７３，７４、アツプダ
ウンカウンタ８０を用い、また、スライスレベル
制御手段１０Ｃにおいても、ナンド回路１１０，
１１１、オア回路１１４，１１５、カウンタ１１
２，１１３、アツプダウンカウンタ１１７，１１
８を用いている。 そして、カウンタ７３，７４は、カウント値が
ある値、たとえば４になつたときに初めてアツプ
カウントあるいはダウンカウント指令信号を１回
出力するように設定している。 つまり、カウンタとアツプダウンカウンタの組
合わせによつて、遅延のための制御範囲を非常に
細かいステツプで可変でき、分解能を向上できる
利点を有する。さらにアツプダウンカウンタのビ
ツト数を大きくすることによつて、広い制御範囲
を設定できることになる。さらにまた、カウンタ
７３，７４の動作によつて少数のパルス入力（４
個）までは、アツプカウント又はダウンカウント
指令信号が出ないので、不要な誤動作を無くする
ことができる。また誤動作防止の点に関しては、
一方のカウンタからアツプダウンカウンタに対し
て指令信号が出力された際、他方のカウンタをオ
ア回路を通してクリアするようになされているの
で、このような動作も不要なアツプダウンカウン
ト指令信号が出力されるのを防止するのに寄与で
きる。 上述したようにこの発明は自動的にサンプリン
グ用のクロツクパルスの移相を調整することはも
ちろんのこと、送られているデータのスライスレ
ベルも自動的に調整して、データを正確に抽出す
るサンプリングパルスを得、特にその補正動作に
おける不要な動作を防止し得、適確なサンプリン
グパルスを得るのに寄与し得るサンプリングパル
ス補正方式を提供することができる。

【図面の簡単な説明】

第１図ａ〜ｄは文字多重放送にて用いられる文
字放送パケツトのフオーマツトを説明する図、第
２図は文字放送パケツトを処理するためのシステ
ムを示す図、第３図はこの発明の一実施例を示す
構成説明図、第４図ａ〜ｌ、第５図ａ〜ｌはデジ
タル位相検波手段、変換器の動作を説明するのに
示したタイムチヤート、第６図ａ〜ｉは遅延手段
の動作を説明するのに示したタイムチヤート、第
７図ａ〜ｅは、データに対するスライスレベルを
設定することの必要性を説明した信号波形図、第
８図ａ〜ｌは、スライスレベルが高いときのデジ
タル位相検波手段、変換器の動作を説明するのに
示したタイムチヤートである。 １０Ａ……遅延手段、１０Ｂ……遅延量制御手
段、１０Ｃ……スライスレベル制御手段、１０Ｄ
……デジタル位相検波手段、１０Ｅ……変換器、
１０Ｆ……デジタルアナログ変換器、１０Ｇ……
スライス回路、７１，７２，１１０，１１１……
ナンド回路、７５，７６，１１４，１１５……オ
ア回路、７３，７４，１１２，１１３……カウン
タ、８０，１１７，１１８……アツプダウンカウ
ンタ。

Claims (1)

1. 【特許請求の範囲】 １ 一方の入力端子に抽出すべきデータが入力さ
   れ、他方の入力端子にデジタル制御データに応じ
   てアナログ基準電圧を設定するデジタルアナログ
   変換器の出力が加えられるスライス回路と、 発振器から前記データをサンプリングするため
   に該データの２倍の周波数のサンプリングパルス
   が入力され、このサンプリングパルスを各所にお
   いて異つた位相に遅延せしめ、各遅延したパルス
   を選択回路の各対応する入力端子に入力し、該選
   択回路の制御端子に加えられる制御情報に基き、
   遅延したサンプリングパルスの何れか１つの位相
   のものを導出してこれを補正サンプリングパルス
   とする遅延補正手段と、 前記スライス回路から導出されたデータと前記
   補正サンプリングパルスが入力され、両入力の位
   相関係を示す情報を少なくとも５ビツトの情報に
   よつて導出するシフトレジスタを含むとともに、
   この情報を、予じめ設定された変換テーブルに基
   き変換して、前記サンプリングパルスの遅延量を
   制御するための２ビツトの情報と前記データのス
   ライスレベルを制御するための２ビツトの情報と
   を出力する変換器を含む手段と、 前記遅延量を制御するための情報、及び遅延量
   とかスライスレベルの補正期間を示すゲートパル
   スが入力され、前記遅延量を制御するための情報
   の内容によつては第１又は第２出力端子に所定レ
   ベルの論理出力を得る第１の論理回路と、 この第１の論理回路における前記第１，第２の
   出力端の所定の論理出力によつてクロツクパルス
   をカウントし所定のカウント値になつたときにそ
   れぞれ出力を導出する第１，第２のカウンタと、 前記第１の出力端からの所定の論理出力に応じ
   て前記第２のカウンタをクリアする第１のオア回
   路及び前記第２出力端からの所定の論理出力に応
   じて前記第１のカウンタをクリアする第２のオア
   回路と、前記第１のカウンタの出力がアツプカウ
   ント指令信号入力端子に、第２のカウンタの出力
   がダウンカウント指令信号入力端子に加えられ、
   カウント出力を前記選択回路の制御端子に加える
   第１のアツプダウンカウンタと、 前記スライスレベルを制御するための情報、及
   び遅延量とかスライスレベルの補正期間を示すゲ
   ートパルスが入力され、前記スライスレベルを制
   御するための情報の内容によつては、第１又は第
   ２出力端に論理出力を得る第２の論理回路と、こ
   の第２の論理回路における第１，第２出力端の所
   定の論理出力によつてクロツクパルスをカウント
   し所定のカウント値になつたときにそれぞれ出力
   を導出する第３，第４のカウンタと、 前記第２の論理回路における第１出力端からの
   所定の論理出力に応じて前記第４のカウンタをク
   リアする第３のオア回路及び前記第２出力端から
   の所定の論理出力に応じて前記第３のカウンタを
   クリアする第４のオア回路と、前記第３のカウン
   タの出力がアツプカウント指令信号入力端子、第
   ４のカウンタの出力がダウンカウント指令信号入
   力端子に加えられ、カウント出力を前記デジタル
   アナログ変換器のデジタル制御データとして出力
   する第２のアツプダウンカウンタとを具備したこ
   とを特徴とするサンプリングパルス補正方式。