JPS6151938A - 半導体メモリ− - Google Patents

半導体メモリ−

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Publication number
JPS6151938A
JPS6151938A JP59174642A JP17464284A JPS6151938A JP S6151938 A JPS6151938 A JP S6151938A JP 59174642 A JP59174642 A JP 59174642A JP 17464284 A JP17464284 A JP 17464284A JP S6151938 A JPS6151938 A JP S6151938A
Authority
JP
Japan
Prior art keywords
region
groove
film
semiconductor memory
nitride film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP59174642A
Other languages
English (en)
Inventor
Masahiro Takagi
正博 高木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP59174642A priority Critical patent/JPS6151938A/ja
Publication of JPS6151938A publication Critical patent/JPS6151938A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
    • H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
    • H10W10/0121—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] in regions recessed from the surface, e.g. in trenches or grooves
    • H10W10/0124—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] in regions recessed from the surface, e.g. in trenches or grooves the regions having non-rectangular shapes, e.g. rounded
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10W10/01—Manufacture or treatment
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    • H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
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    • H10W10/10—Isolation regions comprising dielectric materials
    • H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
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    • H10W10/10—Isolation regions comprising dielectric materials
    • H10W10/17—Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations

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  • Element Separation (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、半導体メモリーに関する。
〔従来技術〕
従来、バイポーラ接合破壊形［’　ｆ＜　ＯＭのメモリ
ーセル間を分離する方法として、選択酸化）漠による方
法が用いられている。第１１に示した従来の半導体メモ
リーの断面図を用いてその製造方法を説明する。第１図
は少なくとも、バイポーラＦＲＯＭを含む半導体集積回
路内にメモリーセルを形成する場合の方法を示している
。コレクタ領域１上に二酸化シリコン膜２続いてシリコ
ン窒化膜３を形成したのち、選択酸化膜４の形成予定領
域をエツチングにより開孔し、この開孔部を酸化し選択
酸化膜４を形成する。次にｐ型不純物およびｎｆｉ不純
物を導入し、ベース領域５、エミッタ領域６を形成する
。次いでＡｌを蒸着したのちパターニングしＡｌ配線７
を形成する。
このようにして製造された従来のバイポーラＦＲＯＭに
おいては、セル・セル間の寄’４＝ｐｎｐｎによるビッ
ト干渉が起こり易く書き込み不良となるためｎｐｎ　　
ゲインを小さくする必要にせまられる。又選択酸化膜の
境界表面周囲にバードヘッドという二酸化硅素の突出部
が出来るためＡＩ配線の断線も懸念されるという欠点が
ある。
〔発明の目的〕
本発明の目的は、上記欠点を除去し、帯き込み歩留の向
上、信頼性の向上した半導体メモリーを提供することに
ある。
〔発明の構成〕
本発明の半導体メモリーは、メモリーセル間に溝を堀り
、この溝内に絶縁層を設けた構造となっている。
〔実施例の説明〕
次に本発明のｓｉＩ！施倒を図面を用いて説明する。
第２図ｔａ）〜（Ｃ）は、本発明の一実施例を製造する
ための工程断面図でおる。
第２図（ａ）に示すように、コレクタ領域１１に二酸化
シリコン膜１２、続いてシリコン窒化膜１３を形成し、
パターニングしたのち、シリコン窒化膜１３をマスクと
してコレクタ領域１１をエツチングし幅約５μ扉、深さ
２〜３μｍｒＬに達する開孔部１４を形成する。次に第
２図（ｂ）に示すように開孔部１４にコレクタ領域１１
の厚さまで二酸化シリコン膜１５を成長させる。次に第
２図（Ｃ）に示すようにｐ壓不純物およびｎ型不純物を
導入し、ペース領域１６、エミッタ領域１７を形成した
のち、人！配線を施こす。
また上述の説明では、開孔内の絶縁層として二酸化シリ
コン膜を用いたが、窒化膜や他の絶縁膜を用いてよいこ
とはいうまでもない。
リーにおいては、開孔部がベース領域より充分呆くなる
ため、セル−セル間の寄生ｐｎｐｎのゲインが微小とな
るためビット干渉が起こりにくい。又ｎｐロ　ゲインの
コントロールが容易になりセル表面も平担化されるため
ｉ＠線防止が出来る。
〔発明の効果〕
以上詳細に説明したように、本発明によればセル−セル
間に溝を掘り、溝内に絶縁層を設けることにより書込歩
留、製造歩留が高く、信頼性の向上した半導体メモリー
が得られるのでその効果は大きい。
【図面の簡単な説明】
第１図は従来の選択酸化による半導体メモリーの断面図
、第２図（ａ）〜（Ｃ）は本発明の実施例を製造するた
めの工程断面図である。 １・・・・・・コレクタ領域、２・・・・・・二酸化シ
リコン膜、３・・・・・・シリコン窒化膜、４・・・・
・・選択酸化膜、５・・・・・・ベース領域、６・・・
・・・エミッタ領域、７・・・・・・Ａノ配線、１１・
・・・・・コレクタ領域、１２・・・・・・二酸化シリ
コン膜、１３・・・・・・シリコン窒化膜、１４・旧・
・開孔部、１５・・・・・・二酸化シリコン膜、１６・
・・・・・ペース領域、１７・・・・・・エミッタ領域
、１８・・・・・・Ａ！配線。 乃　／　図 第２１　図

Claims (1)

    【特許請求の範囲】
  1. メモリーセル間に溝をほり、この溝内に絶縁層を有する
    ことを特徴とする半導体メモリー。
JP59174642A 1984-08-22 1984-08-22 半導体メモリ− Pending JPS6151938A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP59174642A JPS6151938A (ja) 1984-08-22 1984-08-22 半導体メモリ−

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59174642A JPS6151938A (ja) 1984-08-22 1984-08-22 半導体メモリ−

Publications (1)

Publication Number Publication Date
JPS6151938A true JPS6151938A (ja) 1986-03-14

Family

ID=15982162

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59174642A Pending JPS6151938A (ja) 1984-08-22 1984-08-22 半導体メモリ−

Country Status (1)

Country Link
JP (1) JPS6151938A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6376366A (ja) * 1986-09-18 1988-04-06 Nec Corp 半導体記憶装置とその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6376366A (ja) * 1986-09-18 1988-04-06 Nec Corp 半導体記憶装置とその製造方法

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