JPS6152596B2 - - Google Patents

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JPS6152596B2
JPS6152596B2 JP56085907A JP8590781A JPS6152596B2 JP S6152596 B2 JPS6152596 B2 JP S6152596B2 JP 56085907 A JP56085907 A JP 56085907A JP 8590781 A JP8590781 A JP 8590781A JP S6152596 B2 JPS6152596 B2 JP S6152596B2
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Aamedo Abasu Shakia
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International Business Machines Corp
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Publication of JPS6152596B2 publication Critical patent/JPS6152596B2/ja
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Description

【発明の詳細な説明】 本発明は、電界効果トランジスタ（FET）の
集積された半導体装置を製造する方法及びその結
果製造される構造体に関するものであり、特に、
シリコンへのセルフ・アライン（自己整合）され
た配線接点並びにサブ・ミクロンの接点と接点及
び配線と配線との間隔を達成するセルフ・アライ
ンされた配線のプロセスであつて、接点間の絶縁
が１ミクロン若しくはそれ以下の誘電体物質のパ
ターンとなつているものに関する。
半導体集積回路は過去10年間に実質的な集積度
の向上を遂げてきた。しかしながら、マイクロプ
ロセツサ及びミニコンピユータのような新しい適
用に対してスイツチング速度が高速になりまた装
置が小さくなるにつれて、増々複雑さの要求が増
してきている。FET技術はバイポーラ技術に比
べてより高い回路密度及びより簡単なプロセス故
に、メイン・メモリ及びより低いパフオーマンス
の論理及びアレインにおいては最も有力となつて
いる。
半導体製造技術においては他ならぬ能動領域
が、リソグライフ技術の微細ラインを生じまた適
用されてきている。リソグラフイ・プロセスにお
いては最近までほとんどもつぱら光が用いられて
きた。しかしながら、光学的な分解能の制限によ
り、ライン幅をさらに進歩させることは大変困難
になつている。ライン幅をさらに減少するための
技術のうち最も重要で且つ多才なものは、電子ビ
ーム及びＸ線の露光プロセスである。リソグラフ
イの問題及びそれらの可能な解決策が、刊行物
“HighSpeed MOSFET Circuits Using
Advanced Lithography”publishedin the
Computer、第９巻、第２号、1976年２月、第31
頁乃至第37頁の著者D.L.Critchlowにより、より
詳細に述べられている。上記刊行物においては、
Ｘ線及び電子ビームのリソグラフイに関して実質
的な装置のコスト及び複雑さが述べられている。
標準のフオトリソグラフイ技術を進め、そして
電子ビーム若しくはＸ線のリソグラフイのような
より高価で複雑な技術の必要を避けることによ
り、１ミクロン若しくはそれ以下の範囲の狭いラ
イン幅を得るために、代わりの努力がなされてき
た。このような技術は、H.B.Pogge著、IBM
Technical Dislosure BuIletinの第６巻、1976
年、11月、“Narrow Line Widths Masking
Method”に述べられている。この方法は後で酸
化される多化性シリコンの使用を含む、他の技術
がS.A・Abbas等著、IBM Tehnical Dislosure
Bulletinの第20巻、第４号、1977年９月、第1376
頁乃至第1378頁に述べられている。このTDBに
は、多結晶シリコンの形成において、窒化シリコ
ンのような酸化障壁物質の中間マスクを最初に用
いることにより、マスクになる層をマスクする多
結晶シリコンの使用が述べられている。この技術
により約２ミクロンメータ以下のライン幅が得ら
れる。T.N.Jackson等著、“Ａ Novel Sub―
micron Fabrication Technique”in the
March1980publication Semiconductor
International第77頁乃至第83頁には、電子ビーム
のリソグラフイを必要としないがしかし選択的な
端部メツキ技術（edge platingtechnique）を用
いたサブ・ミクロンのライン幅及び装置を製造す
る方法が述べられている。英国特許第2003660号
公報（1979年３月14日発行）は、例えば基板上に
金属の領域を付着し、そして単一方向性のプラズ
マ食刻技術を用いることにより狭い金属のストラ
イプを形成する方法を述べている。これらの上記
技術は基板上に狭いラインを形成する方法を示し
ているが、しかし正確にしかも効果的に半導体基
板内の能動装置素子に接触させるのに、どのよう
にそれらが用いられることになるのかがはつきり
していないので、半導体装置の製造においてそれ
らの成功する使用についての全体的な解決を欠い
ている。さらに、第１レベルの配線の平坦性及び
そのレベルにおける配線の適当な導電性の問題が
存在する。米国特許第4083098号公報は、絶縁さ
れた基板上に多数の接近した間隔であるがしかし
空気で分離された導電性の層を作る方法を開示し
ている。しかし、それは、導電層を支える絶縁体
の下のシリコン基体へのオーミツク接続を示して
いない。
特願昭54―130919号明細書及び特願昭54―
130942号明細書は、実質的に水平な表面及び実質
的に垂直な表面を有する領域をシリコン基体上に
形成することを含む、例えば半導体基体上のサブ
ミクロンの領域のような狭く規定された領域を形
成するための技術を開示している。非常に狭い寸
法の層が、実質的に水平及び実質的に垂直な両表
面上に形成される。垂直な層は実質的にそのまま
にしておいて水平な層を実質的に除去する反応性
イオン食刻が、層に適用される。垂直な層の寸法
は、適用した層の最初の厚さに依存して調整され
る。これらの特許出願はさらに重要なことに、電
界効果装置のような種々の型の集積回路構造体に
対する、半導体装置製造プロセスにおいて、この
狭くされた寸法の領域を用いる技術を述べてい
る。
高密度集積回路における主要な問題は、半導体
集積回路中の種々の素子及び装置への電気接点で
ある。問題は、装置密度が増加するにつれて、
種々のレベルにおける配線の導電性を含んでい
る。最近は、米国特許第3750268号及び第3984822
号の公報に示されているような、非常にドープさ
れた多結晶のシリコンを導電層として使用するこ
とにより、これらの問題の解決がなされてきた。
しかしながら、装置密度が増加してきたので、ま
だ、装置間の分離や半導体装置に接続する特に第
１のレベルの配線における導電性や、半導体集積
回路中の装置素子への配線のレベルの位置合せを
含む問題が残つている。
ダブル・ポリシリコンの多層構造を形成するた
めの通常の方法では、二酸化シリコンが層間の絶
縁体として用いられる。２つの多結晶層間の二酸
化シリコンの厚さは、通常、FET型の装置が作
られることになつているシリコン・ゲート酸化物
の厚さに直接関係している。二酸化シリコン層を
形成するために、通常の熱酸化技術が用いられ
る。
本発明の目的は、金属又はポリシリコンである
導電層の間に所望の厚さの絶縁体を形成する方法
特に、FET集積回路の成分への電気接点である
導電物質の層の間の垂直な方向の領域に上記絶縁
体を形成する方法を提供することである。
本発明により、１ミクロン若しくはそれ以下の
程度の厚さを有する誘電体物質のパターンを用い
ることにより、セルフ・アラインされた配線物質
とシリコンの接点並びにミクロン乃至サブ・ミク
ロンの接点と接点及び配線と配線の間隔を達成す
る、セルフ・アラインされた配線のプロセスを提
供することである。このプロセスの結果、実質的
に平らな構造が得られる、第１レベルの配線は、
FET集積回路の成分への電気接点として、アル
ミニウム、アルミニウム銅、ポリシリコン、金属
シリサイド等のような所望の配線物質である。
好ましくはシリコン基体のような単結晶半導体
上に狭い寸法に規定された誘電体領域のパターン
を有する集積回路を形成する方法は、シリコン基
体を準備しそして基体の主表面に第１の絶縁層を
形成することを含む。それからポリシリコン層が
第１の絶縁層の上に形成される。結果として、実
質的に水平な表面及び実質的に垂直な表面を有す
る構造体を生じる方向性の反応性イオン食刻を用
いて、ポリシリコン層に開孔が形成される開孔
は、集積回路におけるFETのゲート領域又はPN
接合領域となるべき領域に形成される。それから
第２の絶縁層が、上記実質的に水平な表面及び上
記実質的に垂直な表面の両方の上に付着される。
第２の絶縁層の厚さは、好ましくはシリコン基体
のような半導体上に最終的に形成されることにな
る、狭く寸法が規定される誘電体領域の所望の幅
に等しいと良い。構造体は、第２の絶縁層が水平
な表面から実質的に取り除かれ、そしてポリシリ
コンの垂直な領域上の絶縁層には実質的な影響を
与えない、反応性イオン食刻の雰囲気中に置かれ
る。ゲート誘電体がこの時点で形成されるか、又
は拡散若しくはイオン注入の技術によりPN接合
が作られる。それから残つているポリシリコン領
域は、シリコン基体表面上に自動的に立つている
狭い寸法の誘電体領域を残す食刻により、除去さ
れる。１つ以上の種々の可能な物質の導電層が、
ソース／ドレインのPN領域への接点を作りそし
てゲート電極を形成するために、狭い寸法の領域
及びシリコン基体の上に全面付着される。導電層
が直にシリコン上に形成される場合には、オーミ
ツク接点がそこに形成され得る。その表面を平ら
にするために、フオトレジスト若しくはポリイミ
ドのようなプラスチツク物質がこの導電層の上に
付着される。それから構造体は、狭い寸法の領域
の頂上に達するまで、導電層が好ましくはプラス
チツク層と共に均一に食刻されると良い反応性イ
オン食刻の雰囲気中に置かれる。代わりに、配線
層のピーク部分は露出するが、反応性イオン食刻
後もプラスチツク物質の一部分は主要な水平表面
上に残され得る。それから露出した配線層のピー
ク部分を食刻する湿質食刻が配線の連続をしや断
し、配線層のピーク部分を狭い寸法領域を露出す
る。狭い寸法の誘電体分離が導電層の部分を導電
層の他の部分から分離している実質的に平らな導
電層を形成するために、残つているプラスチツク
物質は除去される。
その方法は、FETの種々の製品を形成するた
めに用いられ得る。これらの構造体は、それらに
形成されるこれらの素子を有する半導体基体への
開孔と共に、適当なPN接合ゲート誘電体及び電
極の構造、PN接点領域を形成するように、前記
の方法を適当に変更することにより形成される。
導電層の種々の領域を電気的に分離するための狭
い寸法の誘電体パターンを有する導電層は、上記
の方法に従つて形成される。論理及びメモリの
FET集積回路も、配線層が適当な導電性を有す
る高密度並びに歩留り及び信頼性を伴なう良い平
坦性の有益な結果を提供するような方法に従つて
形成され得る。
さて第１Ａ乃至第１Ｆの図を特に参照すると、
これらの図には、電界効果トランジスタ
（FET）の集積回路を形成するために、セルフ・
アラインされた配線プロセスを用いる第１の実施
例が示されている。プロセスは、Ｎチヤンネル
MOSFETの集積回路を形成するように示されて
いる。しかしながら、代わりにＰチヤンネルの
FETも、トランジスタの種々の成分及び関連す
る領域の極性を単に逆にするだけで、形成され得
ることは明らかである。第１Ａ図は、高密度の
FET集積回路構造体を形成するために用いられ
るシリコン基体の非常に拡大された部分を示す。
10乃至20Ω―cmの抵抗率を有するＰ型の単結晶シ
リコン基板１０が準備される。低ドープされたＰ
型エピタキシヤル層を有するＰ＋基板もまた、使
用され得る。
方法の最初の一連のステツプは、基板１０中に
おいて単結晶シリコンの領域を単結晶シリコンの
他の領域から分離するための分離手段を形成する
ことを含む。分離は、二酸化シリコンン、ガラス
等のような物質を用いる部分的な誘電体分離であ
るのが好ましい。部分的な誘電体部離１２の好ま
しいパターンは、FET装置が最終的に形成され
ることになる単結晶シリコンの表面領域を画成す
る。この型の誘電体分離領域を形成する方法は、
当分野には数多くある。1971年６月７日出願の米
国特許出願通し番号第150609号明細書及び米国特
許第3648129号公報に示されているプロセスを用
いることが好ましい、代わりに、米国特許第
4104086号公報に示されているプロセスも用いら
れ得る。上記特許出願及び特許には、部分的な誘
電体分離領域１２を形成するためのプロセスが詳
細に述べられている。
第１の絶縁層１４がシリコン基体の表面上に形
成される。この第１の絶縁層１４は、二酸化シリ
コン、窒化シリコン、三酸化アルミニウム等のう
ちいずれかの層又はそれらの組合せの層である。
層は、熱二酸化シリコン層を形成するために、
970℃の温度において酸素若しくは酸素と水蒸気
の雰囲気中で熱的に成長される。二酸化シリコン
を成長させる第２の方法は、大気圧又は低圧力の
条件で、約450℃におけるSiH4、O2又は約800℃
におけるSiH2Cl2及びN2Oの化学気相付着プロセ
スを用いることを含む。窒化シリコンの付着は、
例えば米国特許第4089992号公報に示されている
ように、大気圧又は低圧力の条件で約800℃の温
度においてSiH4、NH3及びN2のキヤリヤ・ガスを
用いる化学気相付着により、通常形成される。絶
縁層１４は、例えば、約500Åの厚さの熱的に成
長された二酸化シリコンである。
FETが形成されることになつている領域にお
いては、表面の導電率が調整される。しきい値Ｖ
Tは、約70KeVで６×1011イオン／cm2の注入量の
ホウ素のイオン注入を用いることにより調節され
る。
さて、例えば、約500乃至1000℃の温度範囲に
おける水素雰囲気中のシランを用いることによ
り、ウエハ全体上にポリシリコンの被膜１６が付
着される。ポリシリコンの実施厚は、約7000乃至
12000Åであり、10000Åであるのが好ましい。一
般に、ポリシリコンの第１層は配線層の厚さとほ
ぼ等しいことが、望ましい。もしそれが非常に厚
いなら、スタツドは配線層の上に余りにも突き出
て、結果として第１レベルの非平坦性を生じる。
もしスタツドが余りにも低いなら、平坦化及び配
線層のしや断は、さらに達成が困難となる。ポリ
シリコン層は、第１の絶縁層１４上に形成される
ので、シリコン基体１０への電気接点は形成され
ない。例えば、約1500Åの厚さの窒化シリコン層
１８が、800℃でSiH4及びN2を分解することによ
る化学気相付着により付着される。窒化シリコン
の代わりに、他の絶縁層若しくはそれらの組合せ
も用いられ得る。集積回路のゲート領域となるべ
き領域の上のこの窒化シリコン層１８中に開孔を
形成するために、標準のフオトリソグラフイ及び
食刻の技術が使用される。この窒化シリコン層を
マスクとして用いて、例えば、約10ミクロンHg
の圧力、0.16ワツト／cm2の電力密度、及び10c.c.／
分の流量速度のR.F.平行プレート構造の反応器
中における、CF4／アルゴン、Ｃ２／アルゴ
ン、若しくはCC４／アルゴン、SF6若しくは
SF6＋Ｃ２のような典型的な条件を有し、そし
て1975年７月９日出願の米国特許出願通し番号第
594413号及び1977年８月８日出願の米国特許出願
通し番号第822775号の明細書に示されている装置
を用いる、ポリシリコンの反応性イオン若しくは
プラズマの食刻雰囲気中に、構造体は置かれる。
反応性イオン食刻プロセスは、第１の絶縁層１４
に達した時に、終了する。この結果、構造体は水
平な表面２０及び垂直な表面２１を有している。
第１Ｂ図の構造体を形成するために、コンフオ
ーマルな（conformal）層２２が実質的に水平な
表面２０及び実質的に垂直な表面２１の両方に付
着される。このコンフオーマルな層２２は典型的
には、化学気相付着により形成される。このコン
フオーマルな層は、形成された時に、電気的絶縁
体又は絶縁体へ変換可能でなければならない。層
２２は、二酸化シリコン、窒化シリコン、三酸化
アルミニウムのような幾つかの絶縁物質のうちの
１つ、又はポリシリコンとこれらの物質の組合せ
である。本発明の実施例で使用されるコンフオー
マルな層２２は、約3000乃至10000Åの厚さを有
する二酸化シリコンであり、好ましくは約6000Å
であると良い。
第１Ｂ図の構造体は、コンフオーマルな層２２
の物質に対する適当な反応性イオン食刻の雰囲気
中に置かれる。例えば、二酸化シリコンの食刻で
は、二酸化シリコン対シリコンの食刻比が約10対
１のような条件が望ましい。二酸化シリコンの全
てが確実に除去されるために過剰食刻が必要であ
る。又は食刻停止表示器が使用される。反応性イ
オン食刻プロセスは、実質的に層２２の水平な部
分を除去し、第１Ｃ図に示されているシリコン基
体上に狭い寸法の垂直な領域のパターンを提供す
る。第１Ｃ図に示されているように、第１の二酸
化シリコン層１４は反応性イオン食刻ステツプに
より除去された。
さて第１Ｃ図の構造体は、二酸化シリコンのゲ
ート誘電体を形成するために、熱酸化雰囲気にさ
らされる。ゲート誘電体の厚さは、約200乃至500
Åであり、好ましくは約450Åの厚さであると良
い。窒化シリコン層１８は熱燐酸H3PO4を用いて
除去される。ゲート誘電体は、ポリイミド又はレ
ジスト物質のスピン・コーテイングを用いてさら
に先のプロセスに対して、及びポリシリコン層１
６及び二酸化シリコン層２２を露出するための反
応性イオン食刻を用いる後方食刻に対して、保護
される。ポリイミド又はレジスト・マスク（図示
されず）が、二酸化シリコン・ゲートをマスクす
るために提供される。構造体は、ソース及びドレ
インの領域となるべき領域及びその他の保護され
ていない領域において除去するために、ポリシリ
コンの反応性イオン食刻雰囲気中に置かれる。ポ
リイミドをマスクとして、SiO2はソース及びド
レインの領域において反応性イオン食刻され、ポ
リイミドにより保護されたゲートのSiO2誘電体
は残される。
次のステツプは、Ｎ＋領域２４及び２５の形成
を行なう、ソース／ドレインの拡散又はイオン注
入である。ヒ素又は燐のようなＮ型不純物の熱拡
散プロセスが使用されることになつている場合に
は、表面は絶縁体が存在しないであろう。好まし
いドーパントは、約60乃至120分の間、約900乃至
950℃におけるPoC３の拡散によりソース／ド
レインの領域中へ拡散される燐である。ソース／
ドレインの領域２４及び２５を形成するために基
体中へ不純物をイオン注入することを望む場合に
は、薄い絶縁スクリーンの二酸化シリコン層（図
示されず）を通してこれらの不純物を注入するこ
とが好ましい。薄い二酸化シリコンは、熱酸化サ
イクルにより成長され得る。それから構造体はイ
オン注入装置内に置かれ、ヒ素、燐等のような不
純物が、ソース／ドレインの領域にイオン注入さ
れた領域を形成するために、スクリーン層（図示
されず）を通して注入される。ゲート誘電体はポ
リイミドで保護されている。このようなイオン注
入プロセスの条件は、100KeVの電力における５
×1015イオン／cm2の燐注入量である。さてポリイ
ミドが除去される。ドライブ・イン・ステツプ
は、ソース／ドレインの領域２４及び２５の形成
を完了させるために、非酸化雰囲気における約
900乃至1000℃の温度を含む。
拡散の間、ゲート誘電体は450ÅのSiO2で保護
されている。スクリーン酸化物は、緩衝された
HF溶液中で食刻されるか、又は反応性イオン食
刻される。
シリコン基体中のソース／ドレインの領域２４
及び２５のようなPN接合成分への接点開孔を有
する、狭い寸法の誘電体領域間の表面領域におい
て、このようなソース／ドレインの領域２４及び
２５にオーミツク接触するように、配線層が狭い
寸法の誘電体領域２２及びそれらの間の表面領域
上に全面付着される。全面付着の配線層は狭い寸
法の誘電体領域２２の上に丘のような構造を形成
するので、構造体は実質的には全く平らでない。
好ましい配線層は、蒸着又はスパツタリングによ
るアルミニウム―銅である。全面付着の配線とし
て使用され得る他の物質は、アルミニウム、クロ
ム／アルミニウム―銅である。平らでない全面付
着の配線処理された構造体は、配線層上にプラス
チツク物質を全面付着することにより平らにされ
る。このプラスチツク物質は、典型的には、フオ
トレジスト又はポリイミド物質等である。プラス
チツク物質は、100秒間4500rpmのような公知の
方法で、ウエハの表面上にスピン・オンされる。
ポリイミドは、15分間80℃で、それから20分間
300℃でゆつくり硬化される。平らにされた構造
体は、反応性イオン食刻雰囲気に置かれる。酸素
100ミクロンHg及び0.25ワツト／cm2の酸素雰囲気
中で、後方食刻が行なわれる。反応性イオン食刻
は、狭い寸法の誘電体領域２２の頂上部に達する
まで、プラスチツク及び配線の層を均一に食刻す
る。残つているプラスチツク物質は、例えば酸素
灰化法又は他の適当なプロセスにより除去され
る。代わりに、プラスチツク物質の一部分は反応
性イオン食刻後も主要な水平表面上に残され得
る。しかし、配線層のピーク部分は露出される。
それから、露出された配線層のピーク部分を食刻
する湿質食刻は、配線層の連続性をしや断し、配
線層のピーク部分の下の狭い寸法の領域を露出す
る。それからプラスチツク・マスキング物質が除
去される。この処理の結果、ソース／ドレインの
接点が２６及び２７でゲート電極が２８である第
１Ｅ図の実質的に平らな構造体が得られる。他の
配線領域２９及び３０は、他の装置からの接点又
は電気的に接続されないフローテイング配線層で
ある。
第１Ｅ図の構造体の平面図が、第１Ｆ図に示さ
れている。第１Ｅ図は、第１Ｆ図の１Ｅ―１Ｅラ
インに沿つた断面図である。配線パターンを画成
するために、配線層のリフト・オフ・プロセスが
用いられ得る。リフト・オフ・プロセスは、この
ようなプロセスの一例である米国特許第4004044
号公報を参照すると、さらに良く理解される。従
来の技術では、配線層の幅及び配線層と配線層と
の分離は、装置の大きさを決めているのである
が、ここでは装置の大きさはシリコン・プロセス
のリソグラフイにより主に決められている。ま
た、平らな第１レベルの配線層が達成される。同
じリソグラフイのグランド・ルールに対して、よ
り高密度が得られ得る。さらに、拡散領域及びゲ
ート領域の100％の適用範囲が得られる。
さて第２Ａ乃至第２Ｄ図を特に参照する。これ
らの図には、第２の方法の実施例が示されてい
る。FET装置領域となるべき単結晶シリコン領
域を分離するために、Ｐ型シリコン基板１０の表
面領域に埋設誘電体分離領域１２を形成するプロ
セスが、第１Ａ乃至第１Ｆの図の実施例に関して
示した手順に従つて行なわれる。同じ番号は、第
１Ａ乃至第１Ｆの図の実施例と同じ構造を示す。
第１図の絶縁層１４、ポリシリコン層１６及び窒
化シリコン絶縁層１８が、第１Ａ乃至第１Ｆの図
の実施例に示されたのと同じ手順に従つてシリコ
ン基体の主表面に適用される。この特定の実施例
では、第１の絶縁層１４はゲート誘電体の所望の
厚さまで成長される。好ましくは、約450Åの厚
さである。FET集積回路のソース／ドレインの
PN領域のようなPN接合領域となるべき領域上の
窒化シリコン層１８中に開孔を形成するために、
フオトリソグラフイ及び食刻の技術が使用され
る。構造体を反応性イオン食刻するために、第１
の実施例に関して示したような反応性イオン食刻
の雰囲気中に、構造体は置かれる。それで、この
結果として、実質的に水平な表面２０及び実質的
に垂直な表面２１が各々形成される。反応性イオ
ン食刻ステツプは、第２Ａ図に示されているよう
に、第１の絶縁層１４のところで終了する。ソー
ス／ドレインの領域は、好ましくは層１４をスク
リーン酸化物として使用するイオン注入により形
成されると良い。Ｎ＋ソース／ドレイン領域３２
及び３３は、前記第１の実施例で示された方法に
従つて形成される。第２Ｂ図に示されているよう
な狭い寸法の誘電体領域３４は、第１の実施例で
示されたのと同じ手順に従つて形成される。この
第２の実施例における第１の実施例との違いは、
ゲート誘電体がプロセスを通じてポリシリコン層
１６で覆われ続け、そしてソース／ドレインの領
域が初めに開けられることであることに、注意さ
れたい。さて窒化シリコン層１８が、前記のよう
に適当な食刻剤を用いて除去される。ソース／ド
レインの領域３２及び３３は、ゲート誘電体の保
護において第１の実施例に関して述べたポリイミ
ドのようなプラスチツク物質で保護される。ポリ
イミドの保護層は３６に示されている。それから
残つているポリシリコン層１６は反応性イオン食
刻により除去される。そしてポリイミド層３６は
酸素灰化法を用いて除去される。さて、狭い寸法
の領域３４により電気的に分離された部分を有す
るシリコン基体上に導電層を形成することが、第
１Ａ乃至第１Ｆの図の第１の実施例に関して述べ
たように、行なわれる。ソース／ドレインの接点
は２６及び２７であり、ゲート電極は２８であ
る。
次に第３Ａ乃至第３Ｄの図を特に参照する。こ
れらの図には、FET集積回路を形成する第３の
実施例が示されている。同じ番号は先の実施例と
同じ構造を示す。FETが形成されるべき単結晶
シリコン領域を画成するために、第１Ａ乃至第１
Ｆの図の実施例に示されたように、埋設酸化物分
離領域１２がＰ型基板１０中に形成される。この
実施例では、初めの２つの実施例で行なわれたよ
うな第１の絶縁層は主表面上に付着されない。ポ
リシリコン層４０が、埋設酸化物分離された単結
晶シリコン領域上に直接付着される。絶縁層４２
がポリシリコン層４０の上に付着される。この絶
縁層は、約500乃至1500Å、好ましくは約1500Å
の厚さを有する窒化シリコンであると良い。ポリ
シリコン層４０は、約１×1020原子／c.c.の濃度の
燐のようなＮ＋ドーパントでドープされる。ポリ
シリコンのこの層は、形成されたときにドープさ
れていても、又はドープされずに付着され、そし
て適当なドーピング濃度を提供するためにイオン
注入されても良い。ポリシリコン層４０の好まし
い厚さは、約8000乃至12000Åであり、好ましく
は約１ミクロンであると良い。FET集積回路の
ゲート領域となるべき領域における窒化シリコン
層４２中に開孔を形成するために、フオトリソグ
ラフイ及び食刻の技術が使用される。それから構
造体は、第１Ａ乃至第１Ｆの図の第１の実施例に
関して前記したような反応性イオン食刻雰囲気中
に置かれ、そしてポリシリコン層４０は、第３Ｂ
図に示されているようにゲート領域となるべき領
域が除去される。反応性イオン食刻は単結晶シリ
コン表面まで進む。それから構造体は、二酸化シ
リコン層４４を形成するために、約900乃至970℃
の温度における酸素又は酸素―水蒸気の酸化雰囲
気中に置かれる。この熱二酸化シリコンの成長
は、約450Åであるのが好ましいゲート誘電体の
厚さまで続けられる。FETのチヤンネル領域に
イオン注入された領域４６を形成するために、し
きい電圧を調整するイオン注入が用いられる。し
きい値調整の目的は、ゲート領域におけるドーピ
ング・レベルを増加させることであり、これによ
り制御された量だけしきい電圧を増加させること
になる。ドーピング・レベルの増加は、30KeV乃
至60KeVの範囲のエネルギーで、１×1012乃至１
×1013原子／c.c.の範囲の注入量で、ホウ素を注入
することにより、行なわれ得る。
単結晶シリコン基体上に狭い寸法の誘電体領域
４８のパターンを形成することが、第１及び第２
の実施例のプロセスに従つて行なわれる。ポリシ
リコン層４０から構造体のソース及びドレインと
なるべき領域５１及び５２中へＮ＋ドーパントを
ドライブするのに十分な温度に、構造体は加熱さ
れる。加熱条件は、30乃至90分間、900乃至1000
℃で行なうものである。残つているポリシリコン
層４０を反応性イオン食刻で除去する間、前記第
１及び第２の実施例で示したようにゲート誘電体
領域を保護するために、プラスチツク又はポリイ
ミド層５０が形成される。プロセスは、ソース５
１、ドレイン５２にセルフ・アラインして接触さ
せるために、狭い寸法の領域４８により電気的に
分離された部分を有することになるシリコン基体
上に導電層を形成するように、そしてゲート誘電
体４４上にゲート電極を形成するように、続けら
れる。第３Ｄ図に示されているように、ソースの
電気接点は２６、ドレインの電気接点は２７、そ
してゲート電極は２８である。
さて第４Ａ及び第４Ｂの図を参照する。これら
の図には、本発明のFET集積回路を形成するた
めの第４の方法の実施例が示されている。同じ番
号は、初めの実施例と同じ構造を示す。第３Ａ乃
至第３Ｄ図の第３の実施例のプロセスが、ゲート
の熱二酸化シリコン層４４の形成まで続けられ
る。この熱酸化の間に、ソース／ドレインの領域
５１及び５２を形成するために、ポリシリコン層
４０からのＮ＋ドーパントがシリコン基体１０へ
ドライブ・インされる。プロセスは、ポリシリコ
ン層６０のコンフオーマルな被覆を付加して、変
更される。この層は、第１Ａ乃至第１Ｆの図の実
施例においてポリシリコンを形成することについ
て述べたプロセスに従つて形成される。この層の
厚さは、約2000乃至6000Åであり、好ましくは
3000Åである。絶縁層６２がポリシリコン層６０
の上に付着される。この層６２は、第４Ａ図に示
されているように、狭い寸法の分離領域を形成す
るために反応性イオン食刻の雰囲気にさらされ
る。このプロセスは、他の実施例について示した
ものと同じである。この層６２の好ましい物質
は、化学気相付着プロセスにより付着された二酸
化シリコンである。ゲート誘電体は、初めの方の
方法の実施例に関して述べたポリイミド（図示さ
れず）のようなプラスチツク物質で保護される。
それから、残つている窒化シリコン層４２、残つ
ているポリシリコン層４０並びに二酸化シリコン
層６２及び４４により保護されていないポリシリ
コン層６０を除去するために、反応性イオン食刻
が用いられる。ゲート電極の形成と共に、ソー
ス／ドレインの領域５１及び５２に接触させるた
めにシリコン基体上に導電層を形成する手順が、
先の実施例に述べられたように進められる。第４
Ｂ図は、残つているポリシリコン４０の除去後の
構造体を示している。第４Ｃ図は、最終的な構造
体を示す。
第５Ａ乃至第５Ｃの図の方法の実施例は、第４
Ａ乃至第４Ｃ図の実施例の変形である。二酸化シ
リコンのゲート誘電体上にポリシリコンを有する
最終的な製品を望まないところが、その実施例と
は異なる。それ故に、4000Å程度の厚いポリシリ
コン層は、500Å程度の薄いポリシリコン層70に
代わつている。それからプロセスは、第５Ａ図に
示されているように狭い寸法の誘電体領域６２の
パターンを形成するために、熱分解即ち化学気相
付着された二酸化シリコン層６２を用い、続いて
反応性イオン食刻ステツプを行なう。ポリシリコ
ンの薄い層７０を除去するために、反応性イオン
食刻又はパイロカテコールの食刻が用いられる。
窒化シリコン層４２は反応性イオン食刻又は熱燐
酸により除去される。次に、ドープされたポリシ
リコンは、埋設酸化物の二酸化シリコンを食刻地
点の検出とする反応性イオン食刻により除去され
る。それからソース５１、ドレイン５２にセル
フ・アライメントで接点を形成し、集積回路のゲ
ート電極をセルフ・アライメントで形成するため
に、狭い寸法の領域４４，６２及び７０により電
気的に分離された部分を有することになるシリコ
ン基体上に、導電層が形成される。これが第５Ｃ
図に示されている。
第６Ａ乃至第６Ｈ図により示される実施例は、
本発明のセルフ・アラインされた配線プロセスを
用いる、MOS FETにストーレツジ・キヤパシタ
を加えたものから成るダイナミツク・ランダム・
アクセス・メモリ（RAM）の製造を示す。プロ
セスの最初の部分は、第１Ａ乃至第１Ｆの図の最
初の実施例のプロセスに従う。ここでは、単結晶
シリコン基体１０の表面部分は、埋設酸化物分離
パターン１２によりその中に画成されてFET及
びキヤパシタを有するように、規定される。第１
の絶縁層１４が表面上に形成され、ポリシリコン
層１６が第１の絶縁層上に形成され、そして窒化
シリコン層１８のような絶縁層がポリシリコン層
１６の上に形成される。第１の絶縁層１４は、約
450乃至500Åのゲート酸化物の厚さを有して形成
され、そしてしきい電圧ＶT、即ちイオン注入の
調整が前記第１の実施例に従つて行なわれる。ド
レイン領域及びキヤパシタ領域が形成されるべき
ところの窒化シリコン層１８中に開孔を形成する
ために、第１の実施例に関して述べたように、リ
ソグラフイ及び食刻の技術が使用される。ドレイ
ン領域を開けそしてキヤパシタ領域を覆うため
に、リソグラフイのブロツク・アウト・マスク
（block out mask）が使用される。このブロツ
ク・アウト・マスクはレジスト層８０として示さ
れている。第６Ｂ図に示されているように実質的
に水平な表面と実質的に垂直な表面の側壁構造体
を提供するために、第１の実施例に関して述べた
ように、ポリシリコン層１６は反応性イオン食刻
される。ドレインは二酸化シリコンのスクリーン
を通してイオン注入され、フオトレジスト層８０
は除去され、そしてＮ＋ドレイン領域８２を形成
するために、構造体は適当な温度でアニールされ
る。この結果の構造体が、第６Ｃ図に示されてい
る。スクリーン酸化物は、例えば反応性イオン食
刻によりドレイン領域の上から除去され得る。構
造体のドレイン部分をブロツク・アウトするため
に、ブロツク・アウト・フオトレジスト・マスク
が用いられる（図示されず）。それから構造体は
反応性イオン食刻雰囲気中に置かれ、窒化シリコ
ン層１８は、セルのキヤパシタとして指定された
領域の上のポリシリコン領域１６の反応性イオン
食刻に対するブロツク・アウト・フオトレジス
ト・マスクと共に、マスクとして使用される。フ
オトレジストのブロツク・アウト・マスクを除去
後の構造体が、第６Ｄ図に示されている。
狭い寸法の誘電体領域を形成するために続く反
応性イオン食刻の間に、キヤパシタの二酸化シリ
コン層１４の部分を保護するために、約5000Å程
度の窒化シリコンの薄い層８４が付着される。約
0.8乃至1.2ミクロンの好ましくは1.0ミクロンの厚
さを有する二酸化シリコンのような絶縁物質の全
面付着層８６が、実質的に水平及び実質的に垂直
な表面の構造体上に形成される。熱分解二酸化シ
リコン層８６の狭い寸法の誘電体領域のパターン
を垂直な側壁にのみ残るようになるまで、初めの
実施例に関して述べたように、二酸化シリコン層
８６の反応性イオン食刻雰囲気中に構造体は置か
れる。窒化シリコン層８４は終了地点の検出表面
として用いられる。この結果の構造体が第６Ｅ図
に示されている。ポリイミドのようなプラスチツ
ク物質が、ドレイン及びキヤパシタの領域を保護
するために食刻された面上にスピン・コーテイン
グされる。この結果、第６Ｆ図に示されているよ
うに保護層８８を生じる。ポリイミド保護のプロ
セスは、第１Ａ乃至第１Ｆの図の最初の実施例に
関して述べられたものと同じである。それから第
６Ｆ図の構造体を形成するように、残つているポ
リシリコン層１６を除去するために、反応性イオ
ン食刻が用いられる。ドレイン及び薄いキヤパシ
タの領域を保護するポリイミド物質は除去され
る。例えば、約400Å程度の厚さのＮ＋ドープさ
れたポリシリコンの層９０の付着後、アルミニウ
ム―銅の好ましくか約１ミクロンの厚さの金属が
全面付着される。平坦化媒体としてポリイミドの
ようなプラスチツクを用いて、狭い寸法の誘電体
領域８６のパターン上の金属及びポリシリコンは
除去される。最終的な構造体は、断面が第６Ｇ図
に、平面が第６Ｈ図に各々示されている。第６Ｇ
図は、第６Ｈ図の６Ｇ―６Ｇラインに沿つた断面
図である。ドレインの接点は９２、ストーレツ
ジ・キヤパシタの電極は93、ゲート電極は９４、
そして金属のみの９５及び９６は、電気的に接続
されないフローテイング金属ラインか又は他の装
置からの金属ラインである。
【図面の簡単な説明】
第１Ａ乃至第１Ｆの図は、本発明により電界効
果集積回路装置を形成するための第１の方法の実
施例を示す。第２Ａ乃至第２Ｄの図は、本発明に
より電界効果トランジスタの集積回路装置を形成
するための第２の方法の実施例を示す。第３Ａ乃
至第３Ｄの図は、本発明により電界効果トランジ
スタの集積回路を形成するための第３の方法の実
施例を示す。第４Ａ乃至第４Ｃの図は、本発明に
より電界効果トランジスタの集積回路構造体を形
成するための第４の方法の実施例を示す。第５Ａ
乃至第５Ｃの図は、本発明により電界効果トラン
ジスタの集積回路装置を形成するための第５の方
法の実施例を示す。第６Ａ乃至第６Ｈの図は、本
発明により電界効果トランジスタの集積回路技術
を用いてセルフ・アラインされたダイナミツク・
ランダム・アクセス・メモリ（RAM）を形成す
る方法の実施例を示す。 １０……基板、１２……誘電体分離、１４……
第１絶縁層、１６……ポリシリコン層、２０……
実質的水平面、２１……実質的垂直面、２２，３
４……第２絶縁層、２４，３２……ソース領域、
２５，３３……ドレイン領域、２６……ソース接
点、２７……ドレイン接点、２８……ゲート電
極、４０……ドープされたポリシリコン層、４４
……二酸化シリコン層、４８……絶縁層、５１…
…ソース領域、５２……ドレイン領域。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体基体を準備し、上記基体の主表面に第
    １絶縁層を形成し、上記第１絶縁層上に実質的に
    垂直な方向に食刻されるべき中間層を形成し、ゲ
    ート領域が形成されるべき所の上記中間層に実質
    的水平面及び実質的垂直面を有する開口を形成
    し、上記実質的水平及び実質的垂直面に第２絶縁
    層を形成し、上記実質的水平面部分の上記第２絶
    縁層及び第１絶縁層のうちの少なくとも上記第２
    絶縁層を食刻し、この食刻により上記実質的水平
    面部分の上記第２絶縁層及び第１絶縁層の両方を
    除去したときはその主表面領域にゲート誘電体を
    形成し、ソース及びドレイン領域を形成するため
    に上記中間層の残つている部分を除去し、ソース
    及びドレイン領域への接点並びにゲート電極を形
    成するために上記実質的垂直面の上記第２絶縁層
    により分離された導電体を上記主表面に形成する
    こと、を含む電界効果トランジスタの製造方法。 ２ 半導体基体を準備し、上記基体の主表面に第
    １絶縁層を形成し、上記第１絶縁層上に実質的に
    垂直な方向に食刻されるべき中間層を形成し、ソ
    ース及びドレイン領域が形成されるべき所の上記
    中間層に実質的水平面及び実質的垂直面を有する
    開口を形成し、上記実質的水平面及び実質的垂直
    面に第２絶縁層を形成し、上記実質的水平面上の
    上記第２絶縁層を除去し、上記中間層の残つてい
    る部分を除去し、ソース及びドレイン領域への接
    点並びにゲート電極を形成するために上記実質的
    垂直面の上記第２絶縁層により分離された導電体
    を上記主表面に形成すること、を含む電界効果ト
    ランジスタの製造方法。 ３ 半導体基体を準備し、上記基体の主表面に実
    質的に垂直な方向に食刻されるべきドープされた
    中間層を形成し、ゲート領域が形成されるべき所
    の上記ドープされた中間層に実質的水平面及び実
    質的垂直面を有する開口を形成し、上記記開口の
    露出した上記主表面にゲート誘電体を形成し、上
    記ドープされた中間層からの外方拡散によりソー
    ス及びドレイン領域を形成し、上記実質的水平面
    及び実質的垂直面に絶縁層を形成し、上記実質的
    水平面上の上記絶縁層を除去し、上記ドープされ
    た中間層の残つている部分を除去し、上記ソース
    及びドレイン領域への接点並びにゲート電極を形
    成するために上記実質的垂直面の上記絶縁層によ
    り分離された導電体を上記主表面に形成するこ
    と、を含む電界効果トランジスタの製造方法。
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