JPH02285441A - キャッシュ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はキャッシュのデータメモリにおけるデータ保持
を制御する装置に関する。

［従来の技術］ 従来、キャッシュのデータメモリでは中央処理装置（Ｃ
ＰＵ）によって最近アクセスされなかったデータは、こ
のデータが近い将来にアクセスされるデータであろうと
なかろうと、最近アクセスしたデータを格納しておくた
めにデータの入れかえがなされ、最近アクセスされたデ
ータが常に格納される方式となっていた。

［発明が解決しようとする課題］ 上述した従来のキャッシュのデータメモリではＣＰＵの
アクセスによって最近アクセスされなかったデータは、
このデータが近い将来にアクセスされるデータであろう
となかろうと、最近アクセスしたデータを常に格納して
おくためにデータの入れ替えを行う方式となっているの
で、アクセスの可能性が高くてもアクセス頻度が低いデ
ータはキャッシュに保持されない。このためキャッシュ
のデータメモリという非常に限られたメモリ領域が有効
に活用されないという欠点がある。

本発明は上記従来の事情に鑑みなされたもので、キャッ
シュのデータメモリの有効活用を達成する・ことができ
るキャッシュ制御装置を提供することを目的とする。

［発明の従来技術に対する相違点］ 上述した従来のキャッシュメモリがＣＰＵからのアクセ
スによって最近アクセスされなかったデータはこのデー
タが近い将来にアクセスされるデータであろうとなかろ
うと最近アクセスしたデータを常に格納しておくために
、データの入れかえを行う方式となっているのに対し、
本発明は書き込み防止ビットを使用することにより近い
将来にアクセスされることがわかっている場合にはデー
タを書き換えないで保持しておくことができるため、デ
ータメモリのデータの無意味な入れかえを防止でき、デ
ータを効率よく保持しておくことができるという相違点
を有する。

すなわち、本発明では書き込み防止ビットによってキャ
ッシュデータメモリのある領域をＲＯＭ化するものであ
り、このＲＯＭ化する領域は書き込み防止ビットの指定
により任意に変更できるものである。

［課題を解決するための手段］ 本発明のキャッシュ制御装置は、キャッシュのデータメ
モリへのデータ書き込みを許可するか否かを示す書き込
み防止ビットを格納する書き込み防止レジスタと、デー
タメモリへのデータ書き込みの可否を書き込み防止レジ
スタのビット情報に基づいて決定する書き込み制御回路
とを備えたことを特徴とする。

本発明の更に具体的な好ましい態様は、書き込みを許可
するデータであるか否かを示す書き込み防止ビットを格
納しておく書き込み防止レジスタと、該書き込み防止レ
ジスタから出力される書き込み防止信号とキャッシュ外
部から入力される書き込み要求信号とヒツト判定回路か
ら出力されるヒツト信号からキャッシュのデータメモリ
への書き込みを実行するか否かを判断する書き込み制御
回路と、該書き込み制御回路から出力される書き込み信
号とアドレスによりアクセスされるキャッシュデータメ
モリと、タグメモリのタグアドレスと入力アドレスのタ
グアドレスにより、キャツシュヒツトであるか、キャッ
シュミスであるかを判断するヒツト判定回路と、タグア
ドレスを格納しておくタグメモリと、データが有効であ
る否かを示す有効ビットを格納しておく有効レジスタを
有するものである。

［実施例］ 次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例に係るキャッシュ制御装置を
示す図面であり、本図には本発明に関係する部分のみを
表している。

書き込み防止レジスタ１は入力アドレスのセットアドレ
ス入力で選択されたビットに書き込みを許可するか否か
を示す書き込み防止ビットを保持し、この書き込み防止
ビット情報を書き込み防止信号１０２として出力する。

尚、この書き込み防止レジスタ１への書き込み防止ビッ
トのセットは書き込み防止セット信号１０１によりなさ
れる。

書き込み制御回路２は、書き込み防止信号１０２とキャ
ツシュヒツトであるか、キャッシュミスであるかを示す
ヒツト信号１０７とキャッシュ制御装置の外部からの書
き込み要求を示す書き込み要求信号１０６とにより、キ
ャッシュデータメモリ３へのデータの書き込みを実行す
るか否かを示す書き込み信号１０８を出力し、また、こ
れと共に書き込みの許可されない領域に対して書き込み
要求のあったことを示す書き込みエラー信号１０５も出
力する。

有効レジスタ６はセットアドレス入力で選択されたビッ
トにデータが有効であるか否かを示す有効ビットを保持
し、この有効ビット情報を有効信号１０４として出力す
る。尚、この有効レジスタ６への有効ビットのセットは
有効セット信号１゜３によりなされる。ヒツト判定回路
４はタグアドレス信号１１１と入力アドレスのタグアド
レス入力１０９と有効信号１０４とにより、キャツシュ
ヒツトであるか、キャッシュミスであるかを判断し、ヒ
ツト信号１０７を出力する。

タグメモリ５はキャッシュデータメモリ３に格納されて
いるキャッシュデータのタグアドレスを格納しておき、
セットアドレス入力１１０によりアクセスのあったタグ
アドレスをタグアドレス信号１１１に出力する。キャッ
シュデータメモリ３はキャッシュデータを格納しておき
、セットアドレス人力１１０により選択されたデータに
対して書き込み信号１０８によってデータ１１２を書き
込む。

すなわち、上記構成によれば、書き込み要求信号１０６
が入力され、かつヒツト信号１０７が入力された場合に
あっても、書き込み防止信号１０２により指定されたビ
ットについてはデータの書き込みがなされず、当該ビッ
トのデータは書き換えられずにデータメモリ３に保持さ
れる。

第２図は本発明の他の一実施例に係るキャッシュ制御装
置を示す図面である。本実施例では書き込み防止レジス
タ１からの書き込み防止信号２０１を、前述の実施例の
ように書き込み制御回路２に入力するのではなく、ヒツ
ト判定回路１１と書き込みエラー判定回路１２に入力し
ている。ヒツト判定回路１１はキャツシュヒツトである
か、キャッシュミスであるかと同時に書き込み防止信号
２０１により書き込みが許可されるか否かを判断し、こ
の判断結果をヒツト信号２０４によってアクセス制御回
路２０４と書き込みエラー判定回路１２に通知する。書
き込みエラー判定回路１２は、書き込み防止信号２０１
とヒツト信号２０４とアクセス要求信号２０２とにより
、書き込みが許可されてないキャッシュデータへの書き
込み要求であるか否かを判断し、この判断結果を書き込
みエラー信号２０５に出力する。アクセス制御回路１０
は、書き込み許可のされていないキャッシュデータへの
書き込み要求以外の場合に、外部からのアクセス要求信
号２０２に基づいてアクセス信号２０３をデータメモリ
３へ出力する。

従って、本実施例においてもアクセス許可のされていな
いキャッシュデータの書換えはなされず、当該データは
データメモリ３に保持される。

尚、本実施例ではアクセス制御回路１０でアクセス信号
２０３を作成するのと同時に書き込みエラー判定回路１
２において書き込みエラー信号２０５を作成して、外部
に通知するため、外部回路が高速化できるという利点が
ある。

［発明の効果コ 以上説明したように本発明は、書き込み防止レジスタを
設けることによりキャッシュデータメモリの一部をＲＯ
Ｍとして使用できるため、外部にＲＯＭを必要とせずに
キャッシュデータの利用効率を高めることができる。ま
たＲＯＭ化する領域の増減を書き込み防止セット信号に
より自由に行うことができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例に係るキャッシュ制御装置を
示すブロック構成図、第２図は本発明の他の一実施例に
係るキャッシュ制御装置を示すブロック構成図である。 １−　・　−・　・　会　φ ２　・　・　・　・　・　−・ ３　・　・　・　φ　ｅ　φ　令 ４．１１φ１１１１舎 ５・　・　・　・　・　・　・ ６・　・　奉　・　・　・　・ １０−　φ　・　φ　番　・ １２・・拳番・・ １０１−　命　・　φ　や １０２．２０１番 １０３　・　・　番　−・ １０／コし一争−・φ １０５、　２０５　φ １０６　　・　・　・　・　・ １０７、　２０４− １０８＃Φ令会・ ２０３　φ　壷　嶋　・　争 １０９・・番・吻 １１０　φ　φ　−・　辱 １１１φφφ番Φ ・書き込み防止レジスタ、 ・書き込み制御回路、 ・キャッシュデータメモｌハ ・ヒツト判定回路、 ・タグメモリ、 ・有効レジスタ、 ・アクセス制御回路、 ・書き込みエラー判定回路、 ・書き込み防止セット信号、 ・書き込み防止信号、 ・有効セット信号、 ・有効信号、 ・書き込みエラー信号、 ・書き込み要求信号、 ・ヒツト信号、 ・書き込み信号、 ・アクセス信号、 ・タグアドレス入力信号、 ・セットアドレス入力信号、 ・タグアドレス信号、 １１２・ ・データ、 ２０２・ ・アクセス要求信号。

Claims (1)

【特許請求の範囲】
1. キャッシュのデータメモリへのデータ書き込みを許可す
   るか否かを示す書き込み防止ビットを格納する書き込み
   防止レジスタと、データメモリへのデータ書き込みの可
   否を書き込み防止レジスタのビット情報に基づいて決定
   する書き込み制御回路とを備えたことを特徴とするキャ
   ッシュ制御装置。