JPS6073761A - 記憶保護装置 - Google Patents
記憶保護装置Info
- Publication number
- JPS6073761A JPS6073761A JP58180538A JP18053883A JPS6073761A JP S6073761 A JPS6073761 A JP S6073761A JP 58180538 A JP58180538 A JP 58180538A JP 18053883 A JP18053883 A JP 18053883A JP S6073761 A JPS6073761 A JP S6073761A
- Authority
- JP
- Japan
- Prior art keywords
- write
- output
- gate
- control signal
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、記憶保護テーブルにより、ブロック単位で記
憶保護を行なう情報処理装置に採用して好適な記憶保護
装置に関する。
憶保護を行なう情報処理装置に採用して好適な記憶保護
装置に関する。
通常１６ピツトプロセツサにおける記憶保護（メモリプ
ロテクト）は６４にバイトの論理アドレスをある単位で
ブロックに区分し、その区分されたブロック毎、書込み
禁止あるいは許可の情報を設定することにより行なわれ
ている。
ロテクト）は６４にバイトの論理アドレスをある単位で
ブロックに区分し、その区分されたブロック毎、書込み
禁止あるいは許可の情報を設定することにより行なわれ
ている。
通常、１ピツトにて指定される。そして、書込み禁止ブ
ロックに対しデータの書込みが実行されようとしたとき
、その書込み動作は無効となり、記憶保護違反の割込み
が発生する。
ロックに対しデータの書込みが実行されようとしたとき
、その書込み動作は無効となり、記憶保護違反の割込み
が発生する。
例えば、６４にバイトのアドレス空間をＩＫバイト単位
でブロックに分割すると、ブロックが６４個に区分され
、従がって６４ビツト構成の記憶保護テーブルが必要と
なる。
でブロックに分割すると、ブロックが６４個に区分され
、従がって６４ビツト構成の記憶保護テーブルが必要と
なる。
記憶保護テーブルは通常ＲＡ Ｍ （ＲａｎｄｏｍＡｃ
ｃｅｓｓ Ｍｅｍｏｒｙ ）で構成され、このテーブル
に記憶された内容に基づき、主記憶に対し供給される書
込み制御信号をコントロールすることによって記憶保護
を実現していたものである。
ｃｅｓｓ Ｍｅｍｏｒｙ ）で構成され、このテーブル
に記憶された内容に基づき、主記憶に対し供給される書
込み制御信号をコントロールすることによって記憶保護
を実現していたものである。
このことは、記憶保護テーブルに書込み禁止の設定がな
されているいないにかかわらず、メモリアクセスの都度
、テーブル索引のためのアクセスを要することを意味す
る。従って、記憶保護テーブルの内容が全て許可状態に
設定されているシステムであっても、テーブル索引を行
なった後、書込み制御信号を確定し、主記憶を起動しな
ければならなかった。即ち、このことは、記憶保護設定
がなされていない（全て書込み許可）システムにあって
は無駄なアクセス時間を要することを意味し、システム
性能に与える影響は大きかった。
されているいないにかかわらず、メモリアクセスの都度
、テーブル索引のためのアクセスを要することを意味す
る。従って、記憶保護テーブルの内容が全て許可状態に
設定されているシステムであっても、テーブル索引を行
なった後、書込み制御信号を確定し、主記憶を起動しな
ければならなかった。即ち、このことは、記憶保護設定
がなされていない（全て書込み許可）システムにあって
は無駄なアクセス時間を要することを意味し、システム
性能に与える影響は大きかった。
本発明は上記事情に鑑みてなされたものであり、小量の
八−ドウエアの追加により、この種装置のシステム性能
向上をはかった記憶保護装置を提供することを目的とす
る。
八−ドウエアの追加により、この種装置のシステム性能
向上をはかった記憶保護装置を提供することを目的とす
る。
〔発明の概要〕
本発明は、アドレス空間を所定の単位で分割し、その単
位毎、記憶保護情報（書込み禁止／許可）が設定され、
管理される情報処理装置において、上記記憶保護情報が
設定される記憶保護テーブル、及びＣＰＵから主記憶に
対し供給される書込み制御信号をコントロールするゲー
トとの間に、上記配憶保護テーブルの内容が全て書込み
許可状態に設定されたとき、そのことを記憶するフリッ
プフロップ及びこのフリップフロップ出力と上記記憶保
護テーブルの内容との論理和条件をとるオアゲートを挿
入した。
位毎、記憶保護情報（書込み禁止／許可）が設定され、
管理される情報処理装置において、上記記憶保護情報が
設定される記憶保護テーブル、及びＣＰＵから主記憶に
対し供給される書込み制御信号をコントロールするゲー
トとの間に、上記配憶保護テーブルの内容が全て書込み
許可状態に設定されたとき、そのことを記憶するフリッ
プフロップ及びこのフリップフロップ出力と上記記憶保
護テーブルの内容との論理和条件をとるオアゲートを挿
入した。
このことにより無駄なメモリアクセスが省略され、主記
憶に対し供給される書込み制御信号の判定に要する時間
が短縮された分だけシステム性能が向上する。
憶に対し供給される書込み制御信号の判定に要する時間
が短縮された分だけシステム性能が向上する。
以下１図面を使用して本発明実施例につき詳細に説明す
る。対比の意味で従来例を第１図に。
る。対比の意味で従来例を第１図に。
本発明実施例を第２図に示しである。図において、１１
は記憶保護テーブル（ＲＡＭ）である。
は記憶保護テーブル（ＲＡＭ）である。
本発明実施例では、この記憶保護テーブル１１として６
４ＸｌピツトのＲＡＭが用いられる。記憶保護テーブル
は、アドレスラインＡＤＨを介して到来する１６ビツト
構成の論理アドレスのうち、上位６ビツトのアドレス情
報によりアクセスされる。図中、ＤＩは記憶保護テーブ
ル１１に対するデータ入力、ＷＤは記憶保護テーブル１
１への１込み信号がそれぞれ伝播する信号ラインである
。
４ＸｌピツトのＲＡＭが用いられる。記憶保護テーブル
は、アドレスラインＡＤＨを介して到来する１６ビツト
構成の論理アドレスのうち、上位６ビツトのアドレス情
報によりアクセスされる。図中、ＤＩは記憶保護テーブ
ル１１に対するデータ入力、ＷＤは記憶保護テーブル１
１への１込み信号がそれぞれ伝播する信号ラインである
。
１２はアンドゲートである。アンドゲート１２は上記記
憶保護テーブル１１出力、及びＣＰＵ（図示せず）から
主記憶（図示せず）に対し出力される書込み信号ＷＴを
入力として得、ここで論理積条件のとられた結果は書込
み許可信号あるいは禁止信号（総称して書込み制御信号
ＷＣＮＴとする）として主記憶へ供給される。
憶保護テーブル１１出力、及びＣＰＵ（図示せず）から
主記憶（図示せず）に対し出力される書込み信号ＷＴを
入力として得、ここで論理積条件のとられた結果は書込
み許可信号あるいは禁止信号（総称して書込み制御信号
ＷＣＮＴとする）として主記憶へ供給される。
本発明実施例では、上記構成に更に、フリップフロップ
（Ｆ／Ｆ１３）及びオアゲート１４が付加される。フリ
ップフロップ１３には、上記記憶保護テーブル１１の内
容が全て書込み許可状態に設定されているか否かの情報
が設定され、この出力はオアゲート１４の一方の入力端
子へ供給される。オアゲート１４の他方の入力端子へは
上記記憶保護テーブル１１の出力が供給される。
（Ｆ／Ｆ１３）及びオアゲート１４が付加される。フリ
ップフロップ１３には、上記記憶保護テーブル１１の内
容が全て書込み許可状態に設定されているか否かの情報
が設定され、この出力はオアゲート１４の一方の入力端
子へ供給される。オアゲート１４の他方の入力端子へは
上記記憶保護テーブル１１の出力が供給される。
ここで論理和条件のとられた結果は、アンドゲート１２
の一方の入力端子へ供給される。アンドゲート１２の他
方の入力端子へはＣＰＵより書込み信号ＷＴが供給され
ていることはｍ１図に示す従来例と同様である。
の一方の入力端子へ供給される。アンドゲート１２の他
方の入力端子へはＣＰＵより書込み信号ＷＴが供給され
ていることはｍ１図に示す従来例と同様である。
以下１本発明実施例の動作につき詳述する。
まず、ＣＰＵは主記憶保護テーブル１１に対し。
書込み許可・禁止を指定するビット情報を、信号ライン
ＤＩ、ＡＤＨ，ＷＤを使用してセットする。その際１畳
込み禁止の設定ビットがあれば、フリップフロップ１３
をリセット状態に設定する。この操作は制御ラインＲ８
Ｔを使用して行なう。次に、記憶保護テーブルＪ１に対
しデータがセットされるまでフリップフロップ１３の出
力Ｑは０”になっており、従がって記憶保護テーブル１
１の出力はオアゲー）Ｊ４を通り、アンドゲート１２を
介してＣＰＵにより出力される膏込み信号ＷＴをコント
ロールし。
ＤＩ、ＡＤＨ，ＷＤを使用してセットする。その際１畳
込み禁止の設定ビットがあれば、フリップフロップ１３
をリセット状態に設定する。この操作は制御ラインＲ８
Ｔを使用して行なう。次に、記憶保護テーブルＪ１に対
しデータがセットされるまでフリップフロップ１３の出
力Ｑは０”になっており、従がって記憶保護テーブル１
１の出力はオアゲー）Ｊ４を通り、アンドゲート１２を
介してＣＰＵにより出力される膏込み信号ＷＴをコント
ロールし。
書込み制御信号ＷＣＮＴとして主記憶に供給される。
論理アドレスが出力されてから書込み制御信号ＷＣＮＴ
が決定されるまでの時間は、記憶保護テーブル１１のア
クセス時間”１ｓオアゲート１４の伝播遅延時間”２ｓ
そしてアンドゲート１２の伝播遅延時間ｔ３の和となる
。第１図に示した従来例においては、記憶保護テーブル
１１のアクセス時間ｔ、とアンドゲート１２の伝播遅延
時間ｔ３の和となる。
が決定されるまでの時間は、記憶保護テーブル１１のア
クセス時間”１ｓオアゲート１４の伝播遅延時間”２ｓ
そしてアンドゲート１２の伝播遅延時間ｔ３の和となる
。第１図に示した従来例においては、記憶保護テーブル
１１のアクセス時間ｔ、とアンドゲート１２の伝播遅延
時間ｔ３の和となる。
次に、記憶保護テーブル１１が全て書込み許可状態とな
る様にＲＡＭ内容を書替えると同時に、フリップフロッ
プ１３をセット状態に設定する。この操作は信号ライン
ＳＥＴを使用することにより行なう。この時、フリップ
フロップ１３出力はｌ″ｌ”となるため、オアゲート１
４出力もｌ”となる。
る様にＲＡＭ内容を書替えると同時に、フリップフロッ
プ１３をセット状態に設定する。この操作は信号ライン
ＳＥＴを使用することにより行なう。この時、フリップ
フロップ１３出力はｌ″ｌ”となるため、オアゲート１
４出力もｌ”となる。
従がって、この場合、論理アドレスが出力されてから書
込み制御信号ＷＣＮＴが決定されるまでの時間は、論理
アドレスＡＤＨが出力され（Ｆ／Ｆ）、２Ｊ・・・オア
ゲー）（ＯＲ）。
込み制御信号ＷＣＮＴが決定されるまでの時間は、論理
アドレスＡＤＨが出力され（Ｆ／Ｆ）、２Ｊ・・・オア
ゲー）（ＯＲ）。
てからの時間によることなく、書込み信号ＷＴがアンド
ゲート１２を通る時間ｔ３だけとなる。
ゲート１２を通る時間ｔ３だけとなる。
論理アドレスと書込みコマンド情報が同時期に出力され
るものとすれば、書込みコマンド制御信号（誓込み制御
信号ＷＣＮＴ ）の決定は。
るものとすれば、書込みコマンド制御信号（誓込み制御
信号ＷＣＮＴ ）の決定は。
記憶保護テーブル１１のアクセスに要する時間ｔ、たけ
短縮されることになる。
短縮されることになる。
以上説明の如く本発明によれば、記憶保護を使用してい
ない状態においてのみ主記憶へ供給すべき書込み制御信
号の判定に要する時間が短縮され、それに対応した主記
憶制御を実行することにより、システム性能を向上させ
ることができる。
ない状態においてのみ主記憶へ供給すべき書込み制御信
号の判定に要する時間が短縮され、それに対応した主記
憶制御を実行することにより、システム性能を向上させ
ることができる。
第１図は従来の記憶保護装置の構成例を示すブロック図
、第２図は本発明における記憶保護装置の実施例を示す
ブ７ツク図である。 １１・・・記憶保護テーブル（ＲＡＭ）、１２・・・ア
ンドゲート（Ａ）、１３・・・フリップフロップ出願人
代理人 弁理士 鈴 江 武 彦第１ 「 １
、第２図は本発明における記憶保護装置の実施例を示す
ブ７ツク図である。 １１・・・記憶保護テーブル（ＲＡＭ）、１２・・・ア
ンドゲート（Ａ）、１３・・・フリップフロップ出願人
代理人 弁理士 鈴 江 武 彦第１ 「 １
Claims (1)
- アドレス空間を所定の単位で分割し、その単位毎、書込
みの禁止・許可情報が設定される記憶保護テーブルと、
この記憶保護テーブルの内容が全て許可状態に設定され
ていることを記憶するフリップフロップと、上記記憶保
護テーブルの内容とフリップフロップ出力の論理和条件
をとる第１のゲートと、この第１のゲート出力を得るこ
とにより、ＣＰＵから記憶装置に対し供給される書込み
制御信号をコントロールする第２のゲートとを具備する
ことを特徴とする記憶保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58180538A JPS6073761A (ja) | 1983-09-30 | 1983-09-30 | 記憶保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58180538A JPS6073761A (ja) | 1983-09-30 | 1983-09-30 | 記憶保護装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6073761A true JPS6073761A (ja) | 1985-04-25 |
Family
ID=16085014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58180538A Pending JPS6073761A (ja) | 1983-09-30 | 1983-09-30 | 記憶保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6073761A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0317976U (ja) * | 1988-03-08 | 1991-02-21 |
-
1983
- 1983-09-30 JP JP58180538A patent/JPS6073761A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0317976U (ja) * | 1988-03-08 | 1991-02-21 |
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