JPH0769863B2 - データ処理装置 - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明はデータ処理装置に関し、特にバイパスバッファ
を具備するバッファ記憶装置を含むデータ処理装置のメ
モリアクセス制御方式に関する。

従来技術 従来、この種のデータ処理装置においては、バッファ記
憶装置にバイパスバッファを具備することにより、キャ
ッシュミスヒット時のブロックリード要求に応じて主記
憶装置から返送されてくるブロックリードデータを一時
的にバイパスバッファに格納しておき、該ブロックリー
ドデータのキャッシュメモリへの転送を待たずに、後続
するメモリアクセス要求を先に処理してキャッシュミス
ヒット時の処理を高速化する方式がある。

この処理方式ではリード要求がキャッシュミスヒットで
ある場合に、該リード要求に対応する主記憶装置へのブ
ロックリード要求に対するブロックリードデータの１回
目のリプライデータが主記憶装置から返送されるまで、
後続するメモリアクセス要求が抑止される。

このとき、主記憶装置へのブロックリード要求の送出か
ら１回目のリプライデータが返送されるまでの時間を利
用して、該リード要求がキャッシュミスヒットとなる前
にキャッシュミスヒットとなったリード要求により主記
憶装置から返送されてバイパスバッファに格納されてい
るデータがキャッシュメモリに転送される。

このような従来のデータ処理装置では、リード要求がキ
ャッシュミスヒットになると、要求したブロックリード
データが主記憶装置から返送されてくるまでの間、後続
するメモリアクセス要求が必ず抑止されているので、キ
ャッシュミスヒットが発生した回数だけブロックリード
データの返送待ちが必要となり、主記憶装置に対して連
続してブロックリード要求を行う場合の性能が著しく低
下するという欠点がある。

発明の目的 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、ブロックリードデータの返送待ちの時間
を削減し、メモリアクセス要求の待ち時間を短縮するこ
とができるデータ処理装置の提供を目的とする。

発明の構成 本発明によるデータ処理装置は、上位装置からのリード
要求がキャッシュミスヒットとなったとき、主記憶装置
から転送されてきたブロックデータがバイパスバッファ
に一時記憶された後にキャッシュメモリに書込まれるデ
ータ処理装置であって、連続する第１および第２のリー
ド要求がともにキャッシュミスヒットとなったときに、
前記第１および第２のリード要求に対応する前記主記憶
装置への第１および第２のブロックリード要求を連続し
て送出する送出手段と、前記送出手段により前記第１お
よび第２のブロックリード要求が連続して送出されたと
き、前記第１のブロックリード要求により前記主記憶装
置から転送されてきたブロックデータを前記バイパスバ
ッファをバイパスして前記キャッシュメモリに書込み、
前記第２のブロックリード要求により前記主記憶装置か
ら転送されてきたブロックデータを前記バイパスバッフ
ァに一時記憶してから前記キャッシュメモリに書込むよ
う制御する手段とを有することを特徴とする。

実施例 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構成を示すブロック図であ
る。図において、リクエストコードレジスタ（MQR）１
には図示せぬメモリアクセス要求元（以下要求元とす
る）から信号線100を介して送られてきたリクエストコ
ードが保持される。このリクエストコードにはメモリア
クセス要求の種別と指示内容と有効性とが含まれてい
る。

リクエストコードレジスタ１に保持されたリクエストコ
ードは信号線102を介してリクエストコードレジスタ２
とキャッシュアクセス制御回路16とメモリアクセス制御
回路17とに夫々送出される。

リクエストコードレジスタ２はリクエストコードレジス
タ１から送られてきたリクエストコードを保持し、該リ
クエストコードを信号線103を介してキャッシュアクセ
ス制御回路16およびメモリアクセス制御回路17に夫々送
出する。

リクエストアドレスレジスタ（PAR）３には要求元から
信号線101を介して送られてきたリクエストアドレスが
保持される。リクエストアドレスレジスタ３に保持され
たリクエストアドレスは信号線104を介してリクエスト
アドレスレジスタ４と、ブロックアドレスレジスタ（CB
A）８と、検出回路15と、メモリアクセス制御回路17と
に夫々送出される。

また、リクエストアドレスレジスタ３に保持されたリク
エストアドレスのうちキーアドレスは信号線105を介し
てアドレスアレイ５および検出回路６に送出され、セッ
トアドレスは信号線106を介してアドレスアレイ５に供
給される。すなわち、アドレスアレイ５に格納されたキ
ーアドレスはこのセットアドレスにより読出される。

さらに、キーアドレスとセットアドレスとによりなるブ
ロックアドレスは信号線107を介して検出回路11に送出
される。

リクエストアドレスレジスタ４はリクエストアドレスレ
ジスタ３から送られてきたリクエストアドレスを保持
し、該リクエストアドレスを信号線108を介して検出回
路15およびメモリアクセス制御回路17に夫々送出する。

また、リクエストアドレスレジスタ４に保持されたリク
エストアドレスのうちデータアレイアドレスは信号線10
9を介して切替え回路９に送出され、ブロック内データ
アレイアドレスは信号線110を介してバイパスバッファ1
3に供給される。すなわち、バイパスバッファ13に格納
された主記憶装置からのブロックリードデータはこのブ
ロック内データアレイアドレスにより読出される。

アドレスアレイ５はキャッシュメモリのアドレス部であ
り、キャッシュメモリに登録されているブロックと主記
憶装置（図示せず）のブロックとの対応が記憶されてい
る。また、アドレスアレイ５に格納されたキーアドレス
はリクエストアドレスレジスタ３からのセットアドレス
により読出され、信号線111を介して検出回路６に送出
される。

検出回路６はリクエストアドレスレジスタ３からのキー
アドレスとアドレスアレイ５からのキーアドレスとを比
較し、その比較結果はFDB（found block）信号として信
号線112を介してキャッシュアクセス制御回路16および
メモリアクセス制御回路17に夫々出力される。

切替え回路７は信号線119を介して入力される主記憶装
置からのブロックリードデータと信号線120を介して入
力されるバイパスバッファ13からのブロックデータとの
切替えを行い、該データを信号線113を介してデータア
レイ10に送出する。

ブロックアドレスレジスタ８はリクエストアドレスレジ
スタ３から送られてきたリクエストアドレスを保持す
る。すなわち、ブロックアドレスレジスタ８にはバイパ
スバッファ13に登録されている主記憶装置からのブロッ
クリードデータのアドレスが保持される。このブロック
アドレスレジスタ８に保持されたリクエストアドレスの
うちブロックアドレスは信号線114を介して検出回路11
に送出され、データアレイアドレスは信号線115を介し
て切替え回路９に送出される。

切替え回路９はリクエストアドレスレジスタ４からのデ
ータアレイアドレスとブロックアドレスレジスタ８から
のデータアレイアドレスとを切替え、該データアレイア
ドレスを信号線116を介してデータアレイ10に供給す
る。

データアレイ10はキャッシュメモリのデータ部であり、
主記憶装置に格納されているデータの一部が記憶されて
いる。また、データアレイ10に格納されたデータは切替
え回路９からのデータアレイアドレスにより読出され、
信号線117を介して切替え回路14に送出される。

検出回路11はリクエストアドレスレジスタ３からのブロ
ックアドレスとブロックアドレスレジスタ８からのブロ
ックアドレスとを比較し、その比較結果はバイパスバッ
ファ一致信号として信号線118を介してバイパスバッフ
ァ制御部12およびキャッシュアクセス制御回路16に出力
される。

バイパスバッファ13には信号線119を介して送られてき
た主記憶装置からのブロックリードデータが格納され
る。バイパスバッファ13に格納されたブロックリードデ
ータはリクエストアドレスレジスタ４からのブロック内
データアレイアドレスにより読出され、信号線120を介
して切替え回路7,14に夫々送出される。

切替え回路14はデータアレイから読出されたデータと、
バイパスバッファ13から読出されたブロックリードデー
タと、主記憶装置から送られてきたブロックリードデー
タとを切替え、該データを信号線121を介して要求元に
送出する。

検出回路15はリクエストアドレスレジスタ3,4に夫々保
持されたリクエストアドレスを比較し、その比較結果は
一致信号として信号線122を介してキャッシュアクセス
制御回路16およびメモリアクセス制御回路17に出力され
る。

キャッシュアクセス制御回路16およびメモリアクセス制
御回路17ではリクエストコードレジスタ１から送られて
きたリクエストコードを解読し、各回路への制御信号を
生成して分配する（各回路への制御信号線は図示せ
ず）。

リクエストコードレジスタ１が要求元からのリード要求
を受付けると、キャッシュアクセス制御回路16は検出回
路６からのFDB信号と検出回路11からのバイパスバッフ
ァ一致信号とを調べ、リクエストアドレスレジスタ３に
受付けているリード要求のリクエストアドレスに対する
検出回路６からのFDB信号がオンの場合、すなわちリク
エストアドレスレジスタ３からのキーアドレスとアドレ
スアレイ５から読出されたキーアドレスとが一致し、リ
クエストアドレスによって指定されるデータがキャッシ
ュメモリに存在することがキャッシュアクセス制御回路
16およびメモリアクセス制御回路17に通知された場合に
は、検出回路11からのバイパスバッファ一致信号が参照
される。

この検出回路11からのバイパスバッファ一致信号がオフ
の場合、すなわちリクエストアドレスレジスタ３からの
ブロックアドレスとブロックアドレスレジスタ８からの
ブロックアドレスとが不一致の場合には、リクエストア
ドレスレジスタ４からのデータアレイアドレスが切替え
回路９を介してデータアレイ10に供給され、これにより
データアレイ10から読出されたデータが切替え回路14を
介して要求元に返送される。

また、検出回路11からのバイパスバッファ一致信号がオ
ンの場合、すなわちリクエストアドレスレジスタ３から
のブロックアドレスとブロックアドレスレジスタ８から
のブロックアドレスとが一致した場合には、リクエスト
アドレスレジスタ４からのブロック内データアレイアド
レスによりバイパスバッファ13から読出されたデータが
切替え回路14を介して要求元に返送される。

リクエストアドレスレジスタ３に受付けられているリク
エストアドレスに対する検出回路６からのFDB信号がオ
フの場合、すなわちリクエストアドレスレジスタ３から
のキーアドレスとアドレスアレイ５から読出されたキー
アドレスとが不一致の場合には、メモリアクセス制御回
路17から主記憶装置に信号線125を介して主記憶要求コ
ードが、信号線126を介して主記憶要求アドレスが夫々
出力されることにより、主記憶装置にブロックリード要
求が送出される。

一方、主記憶装置からブロックリードデータが返送され
るまでの間、リクエストアドレスレジスタ３に保持され
たリクエストアドレスのキーアドレスがアドレスアレイ
５のエントリに登録されるとともに、リクエストアドレ
スがブロックアドレスレジスタ８に登録される。

このとき、リクエストアドレスレジスタ４にはリクエス
トアドレスレジスタ３のリクエストアドレスが移送され
ているので、リクエストアドレスレジスタ４においては
主記憶装置から１回目のブロックリードデータが返送さ
れるまでの間、このリクエストアドレスが保持される。
同様に、リクエストコードレジスタ２においては主記憶
装置から１回目のブロックリードデータが返送されるま
での間、リクエストコードレジスタ１から移送されたリ
クエストコードが保持される。

また、バイパスバッファ13に有効なデータが存在すると
きには、主記憶装置から１回目のリプライデータが返送
されるまでの間を利用して、バイパスバッファ13のデー
タがデータアレイ10に移送される。この場合、バイパス
バッファ13のデータが主記憶装置から読出されるとき
に、ブロックアドレスレジスタ８に保持されたデータア
レイアドレスが切替え回路９を介してデータアレイ10に
供給される。

ここで、メモリアクセス制御回路17から送出されるブロ
ックリード要求は主記憶装置の１ブロックの転送要求で
あり、本実施例においては１ブロックが128バイトの大
きさを持ち、主記憶装置とのデータ転送幅が16バイトな
どで、主記憶装置からのリプライデータは16バイトづつ
８回に分けて返送されてくる。

このとき、主記憶装置からの１回目のリプライデータと
しては１ブロックのデータのうち要求された16バイトの
データが送られてくる。

たとえば、第３図に示すように、主記憶装置からの１ブ
ロックのリプライデータのうち４番目のデータ‘3'が要
求されている場合、主記憶装置からはデータ‘3'→デー
タ‘4'→データ‘5'→データ‘6'→データ‘7'→データ
‘0'→データ‘1'→データ‘2'の順番でリプライデータ
が送出され、順次バイパスバッファ13に登録される。

したがって、バイパスバッファ13からデータアレイ10へ
のデータの移送も上記と同様の順番で行われる。

主記憶装置からの１回目のリプライデータはバイパスバ
ッファ13に登録されるとともに、切替え回路14を介して
要求元に返送される。また、２回目以降のリプライデー
タはバイパスバッファ13に登録される。

上述のように、要求元からのリード要求が処理される
が、要求元から連続してリード要求がある場合には、ま
ずリクエストコードレジスタ１およびリクエストアドレ
スレジスタ３に１回目のリード要求（リクエストコード
およびリクエストアドレス）が受付けられると、キャッ
シュアクセス制御回路16は検出回路６からのFDB信号を
調べる。

このFDB信号がオフの場合には、メモリアクセス制御回
路17から主記憶装置にブロックリード要求が送出される
とともに、該リード要求のリクエストコードがリクエス
トコードレジスタ２に保持され、リクエストアドレスが
リクエストアドレスレジスタ４およびブロックアドレス
レジスタ８に保持される。

このとき、キャッシュアクセス制御回路16はリクエスト
コードレジスタ１およびリクエストアドレスレジスタ３
に後続するアクセス要求が存在するか否かを検出し、後
続するアクセス要求が存在しない場合には信号線123を
介して要求元に送出するリクエスト受付け抑止信号をオ
ンとし、主記憶装置からの１回目のリプライデータが返
送されてくるまで後続のアクセス要求の受付けを抑止す
る。

リクエストコードレジスタ１およびリクエストアドレス
レジスタ３に後続するアクセス要求が存在する場合に
は、キャッシュアクセス制御回路16はそのアクセス要求
の種別を調べ、該アクセス要求がリード要求以外であれ
ば、リクエストコードレジスタ１およびリクエストアド
レスレジスタ３において該アクセス要求の実行を主記憶
装置からの１回目のリプライデータが返送されてくるま
で待ち合わせる。

該アクセス要求がリード要求である場合には、キャッシ
ュアクセス制御回路16は検出回路６からのFDB信号と検
出回路11からのバイパスバッファ一致信号とを調べる。

FDB信号とバイパスバッファ一致信号とのうちどちらか
一方がオンの場合には、該リード要求の実行を主記憶装
置からの１回目のリプライデータが返送されてくるまで
待ち合わせる。

主記憶装置からの１回目のリプライデータが返送されて
くると、リクエストアドレスレジスタ３に保持されたリ
クエストアドレスがリクエストアドレスレジスタ４に移
送されるので、FDB信号がオンである場合には、リクエ
ストアドレスレジスタ４からのデータアレイアドレスに
よりデータアレイ10からデータを読出し、切替え回路14
を介して要求元に返送する。

また、バイパスバッファ一致信号がオンである場合に
は、リクエストアドレスレジスタ４からのブロック内デ
ータアレイアドレスによりバイパスバッファ13からデー
タを読出し、切替え回路14を介して要求元に返送する。

FDB信号およびバイパスバッファ一致信号が両方ともオ
フの場合には、キャッシュアクセス制御回路16は検出回
路15からの一致信号を調べ、リクエストアドレスレジス
タ３に存在するリクエストアドレスとリクエストアドレ
スレジスタ４に保持されたリクエストアドレスとの一致
を調べる。

検出回路15からの一致信号がオンである場合には、該リ
ード要求が１つ目のリード要求と同じブロックアドレス
に対する要求であるので、該リード要求の実行を主記憶
装置からの１回目のリプライデータが返送されてくるま
で待ち合わせる。その後に、主記憶装置からのリプライ
データがバイパスバッファ13に登録されてから読出して
切替え回路14を介して要求元に返送するか、あるいはバ
イパスバッファ13をバイパスして切替え回路14を介して
要求元に返送する。

検出回路15からの一致信号がオフである場合には、１つ
目のリード要求に続いてメモリアクセス制御回路17から
主記憶装置にブロックリード要求を送出する。

このとき、キャッシュアクセス制御回路16は要求元に対
するリクエスト受付け抑止信号をオンとし、２つ目のリ
ード要求に対する主記憶装置からの１回目のリプライデ
ータが返送されてくるまで後続のアクセス要求の受付け
を抑止する。

また、メモリアクセス制御回路17は主記憶装置に対する
ブロックリード要求を連続して送出したことから、ブロ
ックリード要求が連続して送出されていることを示し、
かつ信号線124を介してキャッシュアクセス制御回路16
に出力される表示信号をオンにする。

この場合、１つ目のリード要求に対して主記憶装置から
の１回目のリプライデータが返送された時点で、２つ目
のリード要求に対して主記憶装置からリプライデータが
返送されてくることは明らかであるので、１回目のリプ
ライデータはバイパスバッファ13に登録せずに、バイパ
スバッファ13をバイパスして切替え回路14を介して要求
元に返送するとともに、切替え回路７を介してデータア
レイ10に登録する。２回目以降のリプライデータにおい
てもバイパスバッファ13をバイパスして切替え回路７を
介してデータアレイ10に登録する。

２つ目のリード要求による主記憶装置からのリプライデ
ータに対しては通常の動作を行い、主記憶装置からの１
回目のリプライデータがバイパスバッファ13に登録され
るとともに、切替え回路14を介して要求元に返送され、
２回目以降のリプライデータはバイパスバッファ13に登
録される。

第２図は本発明の一実施例において連続するリード要求
がともにキャッシュミスヒットとなったときの動作を示
すタイムチャートである。

これら第１図および第２図を用いて本発明の一実施例に
おいて連続するリード要求がともにキャッシュミスヒッ
トとなったときの動作を具体的に説明する。

要求元から連続してリード要求，があったとき、こ
れらリード要求，に対する検出回路６からのFDB信
号および検出回路11からのバイパスバッファ一致信号が
両方ともオフであり、検出回路15からの一致信号もオフ
の場合には、メモリアクセス制御回路17から主記憶装置
にこれらリード要求，に対応するブロックリード要
求が連続して送出される。

このとき、リクエストコードレジスタ１にはリード要求
のリクエストコードが保持され、リクエストコードレ
ジスタ２にはリード要求のリクエストコードが保持さ
れている。また、リクエストアドレスレジスタ３にはリ
ード要求のリクエストアドレスが保持され、リクエス
トアドレスレジスタ４にはリード要求のリクエストア
ドレスが保持されている。

さらに、キャッシュアクセス制御回路16は要求元に対す
るリクエスト受付け抑止信号をオンとし、２つ目のリー
ド要求に対する主記憶装置からの１回目のリプライデ
ータb1が返送されてくるまで後続のアクセス要求の受付
けを抑止する。

このとき、メモリアクセス制御回路17は主記憶装置に対
するブロックリード要求を連続して送出したことから、
ブロックリード要求が連続して送出されていることを示
すキャッシュアクセス制御回路16への表示信号をオンに
する。

この場合、１つ目のリード要求に対して主記憶装置か
らの１回目のリプライデータa1が返送された時点で、２
つ目のリード要求に対して主記憶装置からリプライデ
ータb1〜b8が返送されてくることは明らかであるので、
１回目のリプライデータa1はバイパスバッファ13に登録
せずに、バイパスバッファ13をバイパスして切替え回路
14を介して要求元に返送するとともに、切替え回路７を
介してデータアレイ10に登録する。２回目以降のリプラ
イデータa2〜a8においてもバイパスバッファ13をバイパ
スして切替え回路７を介してデータアレイ10に登録す
る。

２つ目のリード要求による主記憶装置からのリプライ
データb1〜b8に対しては通常の動作を行い、主記憶装置
からの１回目のリプライデータb1はバイパスバッファ13
に登録されるとともに、切替え回路14を介して要求元に
返送され、２回目以降のリプライデータb2〜b8はバイパ
スバッファ13に登録される。

リード要求による主記憶装置からの１回目のリプライ
データb1が返送されてくると、キャッシュアクセス制御
回路16から要求元へのリクエスト受付け抑止信号が解除
され、要求元からのアクセス要求を受付けることがで
きる。

このアクセス要求に対する検出回路６からのFDB信号
がオンの場合には、データアレイ10からデータｃが読出
されて切替え回路14を介して要求元に返送される。この
アクセス要求が処理されている間、バイパスバッファ
13にはリード要求による主記憶装置からのリプライデ
ータb2〜b8が登録されていく。

すなわち、第４図（ｂ）に示すように、メモリアクセス
制御回路17からリード要求，に対応するブロックリ
ード要求を連続して送出した場合には、第４図（ａ）に
示すように、リード要求に対応するブロックリード要
求に対する主記憶装置からの１回目のリプライデータが
転送されてきてからリード要求に対応するブロックリ
ード要求を送出する場合に比べて、リード要求に対応
するブロックリード要求に対する１回目のリプライデー
タの転送時間T1とリード要求に対応するブロックリー
ド要求の主記憶装置へのアクセス時間T2とを加算した時
間T3だけリード要求に対応するブロックリード要求に
対する１回目のリプライデータの返送タイミングを早く
することができる。

よって、リード要求対応するブロックリード要求に対
する１回目のリプライデータが返送されてくるまでのア
クセス要求の返送待ち時間を削減することができ、ア
クセス要求のメモリアクセス待ち時間を短縮すること
ができる。

このように、連続するリード要求，がともにキャッ
シュミスヒットとなったとき、メモリアクセス制御回路
17から主記憶装置にこれらリード要求，に対応する
ブロックリード要求を連続して送出し、リード要求に
対応するブロックリード要求により主記憶装置から転送
されてきたリプライデータをバイパスバッファ13をバイ
パスしてデータアレイ10に直接書込み、リード要求に
対応するブロックリード要求により主記憶装置から転送
されてきたリプライデータをバイパスバッファ13に一時
記憶してからデータアレイ10に書込むようにすることに
よって、後続するアクセス要求における主記憶装置か
らのリプライデータの返送待ち時間を削減し、メモリア
クセス待ち時間を短縮することができる。

よって、主記憶装置に対して連続してブロックリード要
求を行う場合の性能を向上させることができる。

発明の効果 以上説明したように本発明によれば、連続する第１およ
び第２のリード要求がともにキャッシュミスヒットとな
ったときに、これら第１および第２のリード要求に対応
する主記憶装置への第１および第２のブロックリード要
求を連続して送出し、第１のブロックリード要求により
主記憶装置から転送されてきたブロックデータをバイパ
スバッファをバイパスしてキャッシュメモリに書込み、
第２のブロックリード要求により主記憶装置から転送さ
れてきたブロックデータをバイパスバッファに一時記憶
してからキャッシュメモリに書込むようにすることによ
って、ブロックデータの返送待ちの時間を削減し、メモ
リアクセス要求の待ち時間を短縮することができるとい
う効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は本発明の一実施例において連続するリード要求が
ともにキャッシュミスヒットとなったときの動作を示す
タイムチャート、第３図は第１図のバイパスバッファへ
のリプライデータの登録順序を示す図、第４図は第１図
のメモリアクセス制御回路のメモリアクセス動作を示す
概略タイムチャートである。 主要部分の符号の説明 1,2……リクエストコードレジスタ 3,4……リクエストアドレスレジスタ ５……アドレスアレイ 6,11,15……検出回路 7,9,14……切替え回路 ８……ブロックアドレスレジスタ 10……データアレイ 13……バイパスバッファ 16……キャッシュアクセス制御回路 17……メモリアクセス制御回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】上位装置からのリード要求がキャッシュミ
   スヒットとなったとき、主記憶装置から転送されてきた
   ブロックデータがバイパスバッファに一時記憶された後
   にキャッシュメモリに書込まれるデータ処理装置であっ
   て、連続する第１および第２のリード要求がともにキャ
   ッシュミスヒットとなったときに、前記第１および第２
   のリード要求に対応する前記主記憶装置への第１および
   第２のブロックリード要求を連続して送出する送出手段
   と、前記送出手段により前記第１および第２のブロック
   リード要求が連続して送出されたとき、前記第１のブロ
   ックリード要求により前記主記憶装置から転送されてき
   たブロックデータを前記バイパスバッファをバイパスし
   て前記キャッシュメモリに書込み、前記第２のブロック
   リード要求により前記主記憶装置から転送されてきたブ
   ロックデータを前記バイパスバッファに一時記憶してか
   ら前記キャッシュメモリに書込むよう制御する手段とを
   有することを特徴とするデータ処理装置。