JPH02275549A - 中間バッファプリフェッチ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　要］ 主記憶制御装置における中間バッファへのデータの書き
込みのためのプリフェッチの制御に関し、 プリフェッチの処理に係る優先度の条件によって、同一
装置からの次の主記憶へのアクセスが遅延することを防
止することを目的とし、中間バッファを有し、該中間バ
ッファへの書込みデータを得るだめの主記憶へのプリフ
ェッチを複数回に分けて行なう主記憶制御装置において
、プリフェッチを行なっている間に、該プリフェッチを
行なう契機となった主記憶装置の読み出し要求を発した
装置から次の読み出し要求が到来し該当するデータが中
間バッファに存在しないとき、該プリフェッチの主記憶
装置へのアクセスの優先順位を高める手段を設けること
により構成する。

［産業上の利用分野］ 本発明は主記憶゛制御装置の制御方式に関し、特に中間
バッファ（以下ＧＢＳとも言う）を有し、他装置からの
主記憶へのアクセス要求に対する該中間バッファのヒツ
ト率を向上させるためプリフェッチを行なう如く構成さ
れた主記憶制御装置の制御方式に係る。

［従来の技術］ 第２図はＣＢＳを有する主記憶制御装置の構成を示すブ
ロック図であって、５１は主記憶装置（以下ＭＳＵとも
言う）、５２は主記憶制御装置、５３、　５４はＣＰＵ
、５５はＧＢＳ、５６はＧＢＳプライオリティ回路、５
７はＭＳＵプライオリティ回路、５８．５９はセレクタ
を表わしている。

同図において、ＣＰＵ５３あるいは５４が主記憶装置５
１内のデータを読み出すため主記憶制御装置５２にアク
セス要求を出すと、該主記憶制御装置５２は、該当する
領域のデータがＧ　Ｂ　Ｓ　５５内にあるか否かを調べ
、該当する領域のデータが存在すれば、主記憶装置５１
にアクセスすることなくＧＢＳ５５から、該当するテ゛
−夕を読み出して要求元のＣＰＵに転送する。

若し該当する領域がＧ　Ｂ　Ｓ　５５に書き込まれて居
らずデータが存在しない場合には、主記憶装置５１にア
クセスして、該当する領域のデータを読み出すが、この
とき、同時に該領域を含む一定単位の領域のデータを読
み出してＧ　Ｂ　Ｓ　５５に書き込む。通常ＣＰＵが要
求する情報（プログラムやデータ）は、多くの場合、主
記憶装置内の連続した領域に格納されているから、これ
によって、次のアクセス要求に際し、主記憶装置にアク
セスすることなく、Ｇ　Ｂ　Ｓ　５５から直ちにデータ
を読み出してＣＰＵに渡すことが可能となり、アクセス
時間の短縮を図ることができる。

複数のＣＰＵ　（ＣＰＵ５３．ＣＰＵ５４）それぞれか
らのアクセス要求に対しては、ＣＢＳプライオリティ回
路５６および、ＭＳＵプライオリティ回路５７が設けら
れていて、優先度の高いアクセス要求を優先的に選択す
るように制御している。

［発明が解決しようとする課題］ 上述したような主記憶制御装置において、回のアクセス
によって得られる主記憶装置からのデータは、比較的小
さいから、必要量のデータを得るためには複数回の主記
憶装置へのアクセスが必要となる。

この複数回のアクセスに際しては、その都度ＭＳＵプラ
イオリティ回路による優先度の判定が行なわれる。

第３図はこのような、主記憶へのアクセスについて説明
する図であって、６０．６１はボート、６２はセレクタ
、６３はアドレスカウントレジスタ、６４はプリフェッ
チフラグをセットするレジスタ、６５はＣＢＳプライオ
リティ回路、６６はＭＳＵプライオリティ回路を表わし
ている。

ポート６１．６２、セレクタ６２、アドレスカウントレ
ジスタ６３、レジスタ６４は、それぞれ１台のＣＰＵが
使用するものであって、他のＣＰＵはこれらと同等のボ
ートやレジスタ等を有している。ＣＰＵからのフェッチ
要求は、ポート６０６１のいずれかにセットされる。そ
して、ＧＢＳプライオリティ回路６５によって、優先権
を獲得するとＣＢＳにアクセスする。

このとき、ＣＢＳに求めるデータが無いと、該当するア
ドレス値がアドレスカウントレジスタ６３にセットされ
、これがＭＳＵプライオリティ回路６６によって優先権
を獲得すると主記憶装置にアクセスして求めるデータを
読み出す。

更にアドレスカウントレジスタ６３の値をカウントアツ
プして、ＭＳＵプライオリティ回路６６と、ＣＢＳプラ
イオリティ回路６５との優先権を獲得しながら複数回の
アクセスを重ねてＣＢＳにプリフェッチデータを書き込
む。

例えば、主記憶装置の読み書き幅が８バイトであり、Ｃ
ＢＳの１ブロツクが６４バイトであるならば、８回のア
クセスを行なうことになる。

レジスタ６４にはプリフェッチを行なっている間“１”
が保持されて、プリフェッチ中であることが表示される
。

このような、従来の制御方式において、プリフェッチの
ためのアクセスは直接データを必要とする主アクセスを
妨害することのないよう優先権を一番低く設定されてい
た。

そのため、あるＣＰＵからの主記憶装置へのアクセスに
伴うプリフェッチを行なっているとき、他のＣＰＵから
の主記憶装置へのアクセスがあると該プリフェッチのｔ
こめの主記憶装置へのアクセスは、直ぐには受は付けら
れず待たされることになる。

従って、このとき、プリフェッチを行なっている側のＣ
ＰｔＪが次のアクセス要求を出しても、アドレスカウン
トレジスタの使用中状態と、その起因となっているプリ
フェッチの主記憶装置へのアクセスの優先度の条件から
、長時間時たされてしまうと言う問題点があった。

本発明は、このような従来の問題点に鑑み、次の処理に
備えて準備的に行なわれるプリフェッチのために、現在
の処理に必要なデータのフェッチが遅れると言う矛盾を
生ずることのない制御方式を提供することを目的として
いる。

［課題を解決するための手段］ 本発明によれば、上述の目的は、前記特許請求の範囲に
記載した手段により達成される。すなわち、本発明は、
中間バッファを有し、主記憶装置の読み出し要求を受け
たとき、先ず中間バッファを調べて該当する領域のデー
タが存在しない場合は主記憶装置にアクセスして該当す
るデータを読み出すと共に、該データの含まれる一定の
領域のデータを複数回に分けて主記憶装置から読み出し
て前記中間バッファに書き込むプリフェッチを行なう如
く構成されていて、中間バッファへのアクセスの優先順
位を決定する回路と主記憶装置へのアクセスの優先順位
を決定する回路を具備する主記憶制御装置において、中
間バッファへデータを書き込むためのプリフェッチを行
なっている間に、該プリフェッチを行なう契機となった
主記憶装置の読み出し要求を発した装置から次の読み出
し要求が到来し該当するデータが中間バッファに存在し
ないとき、該プリフェッチの主記憶装置へのアクセスの
優先順位を高める手段を設けた中間１＜ラフアプリフェ
ッチ制御方式である。

［作　用］ 従来ＣＢＳプリフェッチ中においては該プリフェッチの
主記憶装置へのアクセスの優先度が低く設定されていた
ため、他のアクセスと競合した場合、主記憶装置へのア
クセス権がなかなか得られず、そのため、咳ＧＢＳプリ
フェッチの起因となった主記憶装置へのアクセスを要求
したｔｊｌ置からの次のアクセス要求の処理が遅れると
言う事象を生ずることがあったが本発明では、前記手段
によって、プリフェッチ中に同一装置から次のアクセス
要求があったとき、該プリフェッチの主記憶装置へのア
クセスの優先順位を高めているので、該プリフェッチの
ための主記憶アクセスが停滞することがなくなるから、
現在のＣＰＵの処理に直接関係しないプリフェッチ処理
のために、現在のＣＰＵの処理に直接必要なデータの取
得（カレントフェッチ）が遅れると言う不都合を解消す
ることが出来る。

〔実施例］ 第１図は本発明の一実施例のブロック図であって、１．
２はポート、３はアドレスカウントレジスタ、４はＧＢ
Ｓプライオリティ回路、５はＭＳＵプライオリティ回路
、６はプリフェッチフラグをセットするレジスタ、７は
アンド回路、８はセレクタを表わしており、これらは各
ＣＰＵごとに設けられている。

同図において、ボート１あるいは２はそれぞれＣＰＵに
対応して設けられている。

従って、ＣＰＵから７エツチ要求が来ると、該ＣＰＵに
対応するポート（１または２）に該フェッチ要求がセッ
トされ、これがＣＢＳプライオリティ回路４によってＣ
ＢＳプライオリティに参加する。

ＣＢＳへのアクセス権を獲得してＣＢＳにアクセスした
結果、該ＧＢＳに該当するデータが無いときは、アドレ
スカウントレジスタ３に要求がセットされ、これがＭＳ
Ｕプライオリティに参加する。

そして、ＭＳＵへのアクセス権を獲得して読み出したデ
ータをＧＢＳにムーブインする。

このとき、主記憶装置の読み書き幅が８バイトであり、
ＣＢＳの１ブロツクが６４バイトであれば、８回アクセ
スしなければならないが、その都度アクセス権を獲得す
ることが必要となる。

そのため、さらに、アドレスカウントレジスタ３をカウ
ントアツプしてＭＳＵプライオリティに参加しアクセス
権が得られるとＭＳＵにアクセスしてデータを読み出し
これをＣＢＳにムーブインすると言う動作を反復して行
なう。

このとき、前述のように１ブロツクが６４バイトであり
、ＭＳＵの読み書き幅が８ツギイトであれば、通常のフ
ェッチのために８バイトス８回、更に、プリフェッチの
ために８バイトス８回の計１６回ＭＳＵへアクセスしな
ければならない。

このプリフェッチ動作中に同一ポートに次のアクセス要
求が来て、該当するデータがＣＢＳに存在しないときは
、このアクセス要求に対する主記憶へのアクセスを行な
うことになるが、これは前記プリフェッチ動作が終了す
るまで、ＭＳＵプライオリティに参加出来ない。

そのため、本発明では、このようなとき、現在のプリフ
ェッチ動作を直ちに処理して、次のアクセス要求に早期
に対応出来るようにプリフェッチ動作の主記憶アクセス
の優先度を上げている。本実施例においては、この制御
を、プリフェッチであることを表示するフラグを保持す
るレジスタ６の出力（図において英字群Ａで示している
）とセレクタ８の出力（図において英字群Ｂで示す信号
で次の主記憶への゛ｒアクセス来たとき“１“　となる
）を人力とするアンド回路７の出力信号ＣをＭＳＵプラ
イオリティ回路５に加え、該信号Ｃによって前記プリフ
ェッチ動作のための主記憶へのアクセスの優先権を高め
るよう制御している。

アンド回路７はプリフェッチ・次のアクセスの時出力信
号Ｃが“１”であり、この時は優先度が低くなる。

この優先権は、本実施例においては、アドレスカウント
レジスタ３を用いるアクセスのとき、低い優先権の場合
は“１″が、高い優先権の場合は“０′″が与えられる
。

Ｃ発明の効果］ 従来はプリフェッチ中であると、終了するまでカレント
フェッチはＭＳＵプライオリティに参加できなかった。

さらに、（１，ＢＳプリフェッチのプライオリティは、
一番低いので、他のプロセッサからアクセスがあるとそ
ちらの方が先に処理されてしまうため一方的に遅れてし
まうと言う問題点があった。

本発明では、ＣＢＳプリフェッチ中にカレントフェッチ
が送られて来たとき、該プリフェッチのプライオリティ
を上げ、例えば他のプロセッサのアクセスと優先権を同
等にして交互に処理する等の方法を採ることができるの
で、プリフェッチの処理に８図する一方的な遅れを生ず
ることがなくなる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図はＣＢ
Ｓを有する主記憶制御装置の構成を示すブロック図、第
３図は主記憶へのアクセスについて説明する図である。

Claims (1)

1. 【特許請求の範囲】 中間バッファを有し、主記憶装置の読み出し要求を受け
   たとき、先ず中間バッファを調べて該当する領域のデー
   タが存在しない場合は主記憶装置にアクセスして該当す
   るデータを読み出すと共に、該データの含まれる一定の
   領域のデータを複数回に分けて主記憶装置から読み出し
   て前記中間バッファに書き込むプリフェッチを行なう如
   く構成されていて、中間バッファへのアクセスの優先順
   位を決定する回路と主記憶装置へのアクセスの優先順位
   を決定する回路を具備する主記憶装置において、 中間バッファへデータを書込むためのプリフェッチを行
   なっている間に、該プリフェッチを行なう契機となった
   主記憶装置の読み出し要求を発した装置から次の読み出
   し要求が到来し該当するデータが中間バッファに存在し
   ないとき、該プリフェッチの主記憶装置へのアクセスの
   優先順位を高める手段を設けたことを特徴とする中間バ
   ッファプリフェッチ制御方式。