JPS6153826A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は半導体集積回路装置（ＩＣ）に関する。

〔背景技術〕

例えば、日経マグロウヒル社発行１９８２年６月２１日
付「日経エレクトロニクス誌」１１２項〜２０８項にも
示されろようにコンプリメンタリ−絶縁ゲート型電界効
果トランジスタ（６ＭＯ８）を用いた大集積ＬＳＩの開
発が進んでいろ。例えば同誌１１９項にも示されるよう
にゲートアレイの分野でも大規模ゲートアレイの開発が
盛んである。

本発明者等も、ゲートアレイの大集積化、高速化のため
に検討を進め、次のような技術を開発した。すなわち内
部ロジック回路を低消費電力の６ＭＯ８を用いて構成す
るとともに、ＩＣの入出力インターフニス部Ｋ、レベル
変換機能をもった、入出力バッファを設け、さらにこの
入出力バッファの一部を必要に応じてバイポーラトラン
ジスタで構成することにより、例えばＴＴＬ（）ランジ
スタ・トランジスタ・ロジック）とコンパチブルで、低
消費電力、かつ高速のゲートアレイを得ろものである。

本発明者等は上記技術をもとにして、さらにゲートアレ
イの大規模化、高速化を検討し、配線の最小加工寸法が
２μｍ以下の高度に微細化されたゲートアレイの開発を
進めた。その開発の過程において、下記に述べろ問題が
生じろことが本発明者等によって明らかにされた。

すなわちＣＭＯ８で構成された内部論理回路は、例えば
数１０μＡ程度しか電流が流れないが、上記外部の負荷
を駆動する、出力トランジスタがバイポーラトランジス
タで構成された出力バッファにおいては、１つの出力バ
ッファにおいて、例えば８ｍＡもの吸い込み電流あるい
は押出し・電流が流れろことがわかった。そしてＩＣ内
に形成された各論理回路の電流帰路が共通の接地ライン
に接続されていると、上記複数の出力バッファを同時に
同じモード（電流を押出す、あるいは吸込む）で動作さ
せたり、同時に切換えたりしたときに、前記共通の接地
ラインに大きな電流が瞬時的に流れ、この電流と接地ラ
インのもつインダクタンス成分との影響で、共通接地ラ
インの電位が浮き上ったり、変動したりすることがある
ことがわかった。

そして、これによって入力バッファ部あるいは内部回路
部の論理しきい値が変動して、最悪の場合には、その論
理しきい値が所定の規格範囲から外れて誤動作を生じさ
せろこともある、という問題点が生ずるということが本
発明者によって明らかとされた、 上述した如き問題点は、大規模化のために出カバソファ
数が増えれば、増えるほど、また出力バッファが高速ス
イッチングすればするほど顕著となる。

〔発明の目的〕

この発明の目的は、例えば最小寸法が２μｍ以下の高度
に微細加工された高速かつ大規模のバイポーラ・０ＭＯ
８混在形（Ｂｉ−０ＭＯ８型）論理用半導体集積回路装
置などにおいて、外部負荷を高速駆動するときに生じる
過渡効果が入力側あるいは内部回路の論理しきい値に影
響するのを防ぐことができるようにし、これにより論理
しきい値を安定化させて誤動作の恐れをなくした半導体
集積回路装置を提供するものである。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう、 〔発明の概要〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち半導体集積回路装置において、少なくとも最終
出力回路における接地ラインと内部論理回路等の接地ラ
インとをそれぞれ独立に設けることにより、これにより
入力側あるいは内部の回路の論理しきい値を安定化させ
て誤動作の発生を確実に抑えることができるようにする
、という目的を達成するものである。

〔実施例〕

以下、この発明の代表的な実施例を図面を参照しながら
説明する。

なお、図面において同一符号は同一あるいは相当部分を
示す。

第１図はこの発明による半導体集積回路装置の一実施例
を示す。

同図に示す半導体集積回路装置はセミカスタムＩＣの一
つであって、ゲートアレイと一般に呼ばれるものである
。同図かられかるように入力バッファ部２０、内部回路
部２１、出力バッファ部２２とから形成されている。同
図において、ＩＮ】〜ＩＮｎは入力端子を、０ＵＴ１〜
ＯＵＴｍは出力端子をそれぞれ示す。また、ＶＣＣは共
通電源を、ＧＮＤは共通接地電位をそれぞれ示す。

さらに、第１図に併記するグラフは、各部におげろ論理
レベルを示したものであって、Ｖｉ　ｔｈ２０〜Ｖｉｔ
ｈ２２はそれぞれ論理しきい値を示す。

マタ、ＶｉＨｉ　２０〜ＶｉＨ９２２，Ｖ６Ｈ２０〜Ｖ
６Ｈ２２はそれぞれ入力および出力信号の“Ｈ”（高電
位）の論理レベルを示す。ＶｉＬ２０〜ＶｉＬ　２２．
ＶｏＬ　２０〜ＶｏＬ　２２はそれぞれ入力および出力
信号の“Ｌ”（低電位）の論理レベルを示す。

ここで、第１図に示した実施例では、半導体集積回路装
置（ＩＣ）の半導体基板内に第１．第２の２つの接地母
線Ｇ＋　−０２が設けられている。

この２つの接地母線Ｇ、　、　Ｇ、は回路的に互いに切
り離されて設けられている。そして、第１の接地母線Ｇ
、は入力バッファ部２０および内部回路部２１の各共通
電流帰路をなし、端子Ｔ、を介して外部の接地電位ＧＮ
Ｄに接続されろようになっている。また、第２の接地母
線Ｇ２は出力バッファ部２２だけの電流帰路をなし、端
子Ｔ２を介して外部の共通接地電位ＧＮＤに接続される
ようになっている。つまり、入力側の接地母線Ｇ１　と
出力側の接地母線Ｇ２　とが互いに回路的に切り離され
ている。

以上のように構成されたことにより、出力バッファ部２
２側に大きなシンク電流あるいはソース電流が流れても
、またそのシンク電流あるいはソース電流が高速で切り
換えられても、それによって生じる過渡効果は第２の接
地母線Ｇ２だげに止どまり、第１の接地母線Ｇ１　には
及ばない。第１の接地母線Ｇ、の電位は、第２の接地母
線Ｇ２の状態に拘らず安定に保たれる。これにより、入
力バッファ部２０および内部回路部２１の各論理しきい
値をそれぞれ安定に保つことができるようになる。この
結果、論理しきい値の変動などによる誤動作が確実に防
止されるようになる。

第２図は第１図に示した半導体集積回路装置ＩＣ内の回
路構成の一例を示す。

同図において、入力バッファ部２０は多数の入力バッフ
ァ回路２０１〜２０ｎを含む。また、出力バッファ部２
２は特に限定されないが、例えば多数のトライステート
型の出力バッファ回路２２１〜２２ｍを含む。各出力バ
ッファ回路２２１〜２２ｍの状態は、内部回路部２１あ
るいは外部にて生成されるイネーブル信号ＥＮによって
制御される。内部回路部２１は、多数の論理回路２１１
〜２１１によって構成される。

第３図は上記内部回路部２１内の例えば論理回路２１１
の一例を示す。同図に示す論理回路は２人力のＮＡＮＤ
であって、ＰチャンネルＭＯ３ＦＥＴＭｐ　５．Ｍｐ　
６およびＮチャンネルＭＯ８ＦＥＴＭｎ　５．Ｍｎ　６
によって構成されている。

第４図は上記論理回路２１１の別の例を示す。

同図に示す論理回路２１１はＢｉ−ＣＭＯ８型の論理回
路であって、ＭＯ８電界効果トランジスタＭｐ　７．Ｍ
ｐ　８．Ｍｎ　７．Ｍｎ　８およびバイポーラトランジ
スタＱ、、Ｑ、によって構成されている。

第５図は入力バッファ回路２１１および出力バッファ回
路２２１の各部分の別の一例を詳細に例示したものであ
る。入力バッファ回路２１１はｎチャンネルＭＯ８ＦＥ
ＴＭｎｌと、Ｍｐｌ、Ｍｐ２よりなるＣＭＯＳインバー
タと、ＭＯＳＦＥＴ。

Ｍｐ２．Ｍｎ３からなるＣＭＯＳインバータによって構
成される。Ｃｓはその人力バッファ回路２０１の負荷を
示す。出力バッファ回路はＷ／Ｌ（ゲート幅／チャンネ
ル長）を大きくしたＣ　−ＭＯ８１！界効果トランジス
タＭｐ４．Ｍｎ４によって構成される。Ｃｘは外部の容
量性負荷を示す。

第６図は上記入力バッファ回路２０１のさらに別の例を
示す。同図に示す入力バッファ回路２０１はＢｉ−ＣＭ
Ｏ８型に構成され、ＭＯ８ＦＥＴＭｐ９．Ｍｎ９からな
るＣＭＯＳインバータとＰ−ＭＯ８ＦＥＴＭｐ　１０と
バイポーラトランジスタＱ３〜Ｑ０等からなっている。

第７図は上記出力バッファ回路２２１の別の例をその周
辺とともに示す。同図に示す出力バッファ回路２２１も
Ｂｉ−ＣＭＯ８型に構成されている。そして、出力バッ
ファにおける最終出力トランジスタであるバイポーラト
ランジスタＱ４＋とＱ、　４２からなろ終段の電流帰路
だけが第２の接地母線Ｇ２１ｃ接続され、それ以外の部
分における電流帰路はすべて第１の接地母線Ｇ、に接続
されている。

第８図は本発明の他の実施例を示す。この実施例の特徴
は、出力バッファ２２において接接ラインＧ、のみなら
ず電源ライン■ｃｃ２も、入カバソファや内部論理回路
用接地ラインＧ、　、　’Ｕ源ラうン■。Ｃ□と別個独
立に設けられていることである。

このような構成とすることにより出カバソファにおける
大電流の影響が入力バッファや内部ロジック回路におよ
ぶのをほぼ完全に防止できる。

第９図に、本発明のさらに他の実施例が示される。

この実施例の特徴は、最終出力トランジスタＱ４１　　
＋　Ｇ４２　　における電源ラインＶ。Ｃ２ｔ　および
接地ラインＧ２が入力バッファや内部論理回路用接地ラ
インＧｌ　ｌ電源ジイン■。ｏｌと別個独立に設けられ
ていることである。

第１０図は、上述した半導体集積回路装置をリードフレ
ームを含めた形で示す平面図である。同図に示されるよ
うに、チップ１００がリードフレームＬＦＩに支持され
たタブ中央に銀ペースト（図示せず）を介して固定され
ている。そしてチップ周辺には、ポンディングパッドが
配置されリード線（Ｌ＋　−Ｌｔ等）を介して外部接続
リードＴ、　、　Ｔ、等に接続されている。同図におい
てチップ周辺に配置された、斜線がほどこされた３角形
のシンボルは、入力バッファを示し、斜線のほどこされ
ない３角形のシリポルは出力バッファを示す。

同図に示すように、半導体基板１００内に形成された第
１．第２の２つの接地母線Ｇ、　、　Ｇ、はそれぞれ、
パッドＰ、、Ｐ、−ポンディングワイヤＣ、ｌ！２−リ
ードＬ、、Ｌ２一端子Ｔ、　、　Ｔ、。

を介して外部の共通接地電位ＧＮＤに接続されろように
なっている。

第１１図は上述した半導体集積回路装置の外観の一実施
例を示す。同図に示すように、この半導体集積回路装置
ＩＣは２つの接地端子Ｔ、　、　Ｔ２を有する。なお、
３００は樹脂封止パッケージである。

第１２図は上述した半導体集積回路装置ＩＣの使用例を
示す。

同図に示すように、上述した半導体集積回路装置ＩＣは
、Ｂｉ−ＣＭＯ８型の構成とすることにより、ＴＴＬ型
の論理回路４０１〜４　Ｏｎ、５０１〜５０５，６００
と論理レベルにおけろ互換性を有している。

ここで、上述した２つの接地母線Ｇ、　、　Ｇ、の分は
方としては、例えば次の３とおりが可能である。

（１）第１３図、および１４図に示すように、半導体基
板１００内における接地母線Ｇ、　、　Ｇ、は互いに分
離するが、半導体基板１００の端子パッドＰ１．ボンデ
ィングワイヤ１１およびリードＬ。

と端子Ｔ１を共通にする。

（２）第１５図、１６図に示すように、半導体基板１０
０の端子パッドＰ、、Ｐ２およびボンディングワイヤｚ
ｌ、１２　までを互いに別々にし、リードＬ、および端
子Ｔ、だけを共通にする。

（３）第１７図、および第１８図に示すように、端子パ
ッドｐ、　ｌ　　Ｐｔ　、ボンディングワイヤノ、。

７２、リードＬ、、Ｌ２、および端子Ｔ、　、　　Ｔ。

のすべてを別々にする。

なお、第１３．１５．１７図は平面状態を、第１４．１
６．１８図はそれぞれの外観状態を示す。

以上の３とおりの分は方の中では、（１）よりも（２）
の方が、（２）よりも（３）の方がそれぞれ良い結果が
得られる。

さらに、上記（３）の構成は、第１９図に示すように、
端子パッドＰＩ＊Ｐ２、ボンディングワイヤ１１、−　
　ｌｔ、リードＬ、、Ｌ、　、および端子Ｔ、。

Ｔ、をそれぞれ２か所ずつに設けることにより、各接地
母線Ｇ、　、　　Ｇ２の電位を一層安定化させることが
できるようになる。これにより、誤動作防止の効果はき
らに確実なものとなる。

さらにまた、第２０図に示すように、第１９図の構成１
て加えて、電源■Ｃｏ　を供給するＮ１源母線ＶＣＣＩ
”ＣＣ２も、接地母線Ｇ、　、　　Ｇ、と同様、入力側
と出力側とで互いに回路的に切り離して設けろことによ
り、上記効果は一層確実なものとなる。

〔効果〕

（１）半導体集積回路装置内の入力側接地母線と出力側
接地母線とを回路的に互いに切り離すことにより、出力
側に生じる過渡効果が入力側に悪影響をおよぼさないよ
うにすることができ、これにより入力側あるいは内部の
回路の論理しきい値を安定化させて誤動作の発生を確実
に抑えろことができるようになる、という効果が得られ
ろ。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定され
ろものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。

例えば、本明細書における実施例では、出力バッファは
トライステート型のものについて説明したが、これに限
定されるものではなくトーテムポール型、オープンコレ
クタ型のものなどでもよ℃・。

第２１図には、出力バッファのさらに他の例が示さね、
る。この出力バッファはＭＯＳＦＥＴ、！：バイポーラ
トランジスタを効果的に組合せたもので、素子数も少な
く極めて高速動作可能な出力バッファである。同図は最
終出力トランジスタＱ４５　。

Ｑ４ｅ　　に接続される電源ライン■。Ｃ２１グランド
ラインＧ、とＭＯＳＦＥＴに接続される電源ライン■ｃ
ｏ１およびグランドラインＧ、が別個独立に設けられた
例を示す。

また、入カパッファは必ずしも設けられる必要がな（、
外部からの入力信号が内部論理回路に直接に入力される
ＩＣにおいても本発明は有効である。

〔利用分野〕

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＢｉ−Ｃｈ４０Ｓ型
半導体集積回路装置に適用した場合について説明したが
、それに限定されるものではなく、例えば、Ｃ−ＭＯ８
型半導体集積回路装置あるいはバイポーラ型牛導体集積
回路装曾などにも適用できる。

【図面の簡単な説明】

第１図はこの発明による半導体集積回路装置の構成を示
すブロック図、 第２図は第１図に示した半導体集積回路装置内の回路構
成の一例を示す回路図、 第３図は第１図に示した半導体集積回路装置内の内部回
路部を構成する論理回路の一例を示す図、第４図は第１
図に示した半導体集積回路装置内の内部回路部を構成す
る論理回路の別の例を示す回路図、 第５図は本発明の半導体集積回路装置におけろ入力バッ
ファ回路および出力バッファ回路の付近の一例を示す回
路図、 第６図は入力バッファ回路の他の例を示す回路図、 第７図は本発明の他の実施例を示す回路図、第８図は本
発明のさらに他の実施例を示す回路図、 第９図は本発明のさらに他の実施例を示す回路図、 第１０図はこの発明の一実施例による半導体集積回路装
置の端子部分における構成例を示す図、第１１図は第１
０図に示した半導体集積回路装置の外観の一例を示す斜
視図、 第１２図は第２図に示した半導体集積回路装置の使用例
を示す回路図、 第１３図は接地母線の分は方の一実施例を示す図、 第１４図は第１３図に示されるＩＣのパッケージ状態を
示す外観図、 第１５図は接地母線の分は方の別の実施例を示す図、 第１６図は第１５図に示されるＩＣのパッケージ状態を
示す外観図、 第１７図は接地母線の分は方のさらに別の実施例を示す
図、 第１８図は第１７図に示されろＩＣのパッケージ状態を
示す外観図、 第１９図は接地母線の分は方のさらにまた別の実施例を
示す図、 第２０図は接地母線と電源母線の分は方の一例を示す図
、 第２１図は出力バッファのさらに他の構成例を示す回路
図である。 ＩＣ・・・半導体集積回路装置、１００・・・半導体基
板、２０・・・入力バッファ部、２１・・・内部回路部
、２２・・・出カバソファ部、２０１〜２０ｎ・・・入
力バッファ回路、２２１〜２２ｍ・・・出カバソファ回
路、Ｔ、・・・接地端子、Ｔ２・・・接地端子、Ｇ、　
１第１の接地母線、Ｇ２・・・第２の接地母線、■１・
・・電源母線、ｖ２・・・電源母線、ＧＮＤ・・・共通
接地電位、第２０図 第２１図 Ｑｌ　　　　　チ２

Claims (1)

1. 【特許請求の範囲】 １、同一半導体基体内に形成された論理回路と該論理回
   路の出力にもとづき出力信号を出力する出力回路とを有
   し、少なくとも前記論理回路に接続される第１基準電位
   ラインと、前記出力回路に接続される第１基準電位ライ
   ンをそれぞれ独立に設けたことを特徴とする半導体集積
   回路装置。 ２、前記出力回路の最終出力段はバイポーラトランジス
   タから構成されていることを特徴とする半導体集積回路
   装置。