JPH03131035A - 大規模集積回路 - Google Patents
大規模集積回路Info
- Publication number
- JPH03131035A JPH03131035A JP1269497A JP26949789A JPH03131035A JP H03131035 A JPH03131035 A JP H03131035A JP 1269497 A JP1269497 A JP 1269497A JP 26949789 A JP26949789 A JP 26949789A JP H03131035 A JPH03131035 A JP H03131035A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- input
- gate
- wiring
- internal logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、大規模集積回路、特にその電源およびグラン
ドの配線方法に関する。
ドの配線方法に関する。
チップ上に多数の論理ゲートおよびメモリセルを搭載す
る半導体記憶装置は年々その大容量化が進み、それに伴
い高回路密度、低消費電力が要求されＣＭＯ３による回
路構成が脚光を浴びている。この半導体記憶装置は通常
チップ中央部にメモリセルを配設し、チップ周辺にアド
レスデコーダ回路、コントロール回路、および外部回路
との入出力用のバッファが配置される。特にその外部か
らの入力バッファはＴＴＬとのインターフェイスを前提
にＴＴＬの出力電圧に合わせて論理しきい値が決定され
、その出力は入出力がＣＭＯＳレベルである内部の論理
ゲートに接続され、大力バッファと論理ゲートの電源お
よびグランド配線は共通であった。
る半導体記憶装置は年々その大容量化が進み、それに伴
い高回路密度、低消費電力が要求されＣＭＯ３による回
路構成が脚光を浴びている。この半導体記憶装置は通常
チップ中央部にメモリセルを配設し、チップ周辺にアド
レスデコーダ回路、コントロール回路、および外部回路
との入出力用のバッファが配置される。特にその外部か
らの入力バッファはＴＴＬとのインターフェイスを前提
にＴＴＬの出力電圧に合わせて論理しきい値が決定され
、その出力は入出力がＣＭＯＳレベルである内部の論理
ゲートに接続され、大力バッファと論理ゲートの電源お
よびグランド配線は共通であった。
〔発明が解決しようとする課題］
しかし、前述の従来技術では論理ゲートが多数同時にス
イッチングすると大きな電流が電源配線から論理ゲート
を通してグランド配線へ流れ込み、前者の配線の電位が
下り、逆に後者の配線の電位は上がる。入力バッファの
入力電圧がＴＴＬレベルで規定されていると、特に後者
のグランド配線電位が上ると相対的に信号電位が下り、
場合によっては入力信号が°゛Ｈ”レベルから“Ｌ”レ
ベルへ変ったと判断され、誤動作を生じる恐れがある。
イッチングすると大きな電流が電源配線から論理ゲート
を通してグランド配線へ流れ込み、前者の配線の電位が
下り、逆に後者の配線の電位は上がる。入力バッファの
入力電圧がＴＴＬレベルで規定されていると、特に後者
のグランド配線電位が上ると相対的に信号電位が下り、
場合によっては入力信号が°゛Ｈ”レベルから“Ｌ”レ
ベルへ変ったと判断され、誤動作を生じる恐れがある。
そこで本発明はこのような問題点を解決するもので、そ
の目的とするところは内部論理ゲートの動作で電源配線
およびグランド配線の電位が変動することによって生じ
る大力バッファの誤動作を抑えた、大規模集積回路を提
供するところにある。
の目的とするところは内部論理ゲートの動作で電源配線
およびグランド配線の電位が変動することによって生じ
る大力バッファの誤動作を抑えた、大規模集積回路を提
供するところにある。
本発明の大規模集積回路は、入力用バッファの電源配線
およびグランド配線は論理ゲートの電源配線およびグラ
ンド配線とは別にして各々を独立に設け、各電源配線お
よび各グランド配線の同種配線同士をチップ周辺のボン
ディングバッド部で接続し、該パッドから外部電源回路
へ接続されることを特徴とする。
およびグランド配線は論理ゲートの電源配線およびグラ
ンド配線とは別にして各々を独立に設け、各電源配線お
よび各グランド配線の同種配線同士をチップ周辺のボン
ディングバッド部で接続し、該パッドから外部電源回路
へ接続されることを特徴とする。
［作 用］
本発明の上記の構成によれば入力バッファの電源は内部
論理ゲートの電源とは別系統にされるため、多数の論理
ゲートが一斉に“Ｈ”レベルから“Ｌ”レベルまたはそ
の逆に変化するようなことがあっても入力バッファの電
源力よびグランドレベルは変化せず、誤動作を抑制する
ことができる。
論理ゲートの電源とは別系統にされるため、多数の論理
ゲートが一斉に“Ｈ”レベルから“Ｌ”レベルまたはそ
の逆に変化するようなことがあっても入力バッファの電
源力よびグランドレベルは変化せず、誤動作を抑制する
ことができる。
［実 施 例］
第１図は本発明の実施例を示し、第２図は第１図の一部
を拡大して示す。
を拡大して示す。
第１図で１は半導体チップであり、その中央大部分にメ
モリセル２が構成され、周辺には電源用ボンディングバ
ッド３、グランド用ボンディングバッド４および他の入
出力用ボンディングバッドが形成されている。また第２
図において９は入力用バッファ回路、１０はアドレスデ
コーダ等の論理ゲートであり、５・６は前記入力バッフ
ァの電源およびグランド配線、７・８は前記論理ゲート
の電源およびグランド配線で、４のグランド用ボンディ
ングバッド部分でグランド配線同士が接続されている。
モリセル２が構成され、周辺には電源用ボンディングバ
ッド３、グランド用ボンディングバッド４および他の入
出力用ボンディングバッドが形成されている。また第２
図において９は入力用バッファ回路、１０はアドレスデ
コーダ等の論理ゲートであり、５・６は前記入力バッフ
ァの電源およびグランド配線、７・８は前記論理ゲート
の電源およびグランド配線で、４のグランド用ボンディ
ングバッド部分でグランド配線同士が接続されている。
第１図を見てもわかるように電源用ボンディングバッド
部にて入力バッファと論理ゲートの電源配線も同様に接
続されており、入力バッファの電源およびグランド配線
は論理ゲートの電源およびグランド配線とは回路構成部
分では分離されている。
部にて入力バッファと論理ゲートの電源配線も同様に接
続されており、入力バッファの電源およびグランド配線
は論理ゲートの電源およびグランド配線とは回路構成部
分では分離されている。
入力バッファから内部論理ゲートの初段までの回路例を
第３図に示す、ＰチャネルＭＯ３Ｉ−ランジスクＰ１・
Ｐ２およびＮチャネルＭＯＳトランジスタＮ１−Ｎ２で
構成されるＮＯＲゲートは大力バッファ回路で、入力端
子ＩＮが入力用ボンディングバッドに接続され、もう一
方の入力Ｃ０ＮＴは内部の論理ゲートからの制御入力で
ある。前記ＮＯＲゲートの入力しきい値電圧はそのＭＯ
Ｓトランジスタのサイズにより入力ＩＮはＴＴＬレベル
、入力Ｃ０ＮＴは内部論理回路がＣＭＯＳレベルで動作
するため同様にＣＭＯＳレベルに設定されている。ＮＯ
Ｒゲートの出力はＣＭＯＳレベルで、Ｐ３・Ｎ３により
構成されるインパークに入力され、さらにその出力がＰ
４・Ｎ４およびＰ５・Ｎ５により構成される２段のイン
バータによりバッファリングされ内部の論理ゲートに接
続される。これらのゲートめうち電源■１およびそのグ
ランド配線Ｇ、に接続されるのは入力バッファであると
ころのＮＯＲゲートのみで、ＮＯＲゲートの次段のイン
バータ以降の論理ゲートは電源ｖ２およびそのグランド
配線Ｇ２に接続される。
第３図に示す、ＰチャネルＭＯ３Ｉ−ランジスクＰ１・
Ｐ２およびＮチャネルＭＯＳトランジスタＮ１−Ｎ２で
構成されるＮＯＲゲートは大力バッファ回路で、入力端
子ＩＮが入力用ボンディングバッドに接続され、もう一
方の入力Ｃ０ＮＴは内部の論理ゲートからの制御入力で
ある。前記ＮＯＲゲートの入力しきい値電圧はそのＭＯ
Ｓトランジスタのサイズにより入力ＩＮはＴＴＬレベル
、入力Ｃ０ＮＴは内部論理回路がＣＭＯＳレベルで動作
するため同様にＣＭＯＳレベルに設定されている。ＮＯ
Ｒゲートの出力はＣＭＯＳレベルで、Ｐ３・Ｎ３により
構成されるインパークに入力され、さらにその出力がＰ
４・Ｎ４およびＰ５・Ｎ５により構成される２段のイン
バータによりバッファリングされ内部の論理ゲートに接
続される。これらのゲートめうち電源■１およびそのグ
ランド配線Ｇ、に接続されるのは入力バッファであると
ころのＮＯＲゲートのみで、ＮＯＲゲートの次段のイン
バータ以降の論理ゲートは電源ｖ２およびそのグランド
配線Ｇ２に接続される。
本発明のようにすると多数のゲートで構成される論理ゲ
ートの電源は入力バッファの電源とは別系統にされるの
で、多数の論理ゲートが一斉に“Ｈ”レベルから“Ｌ“
レベルまたはその逆に変化するようなことがあっても大
力バッファの電源およびグランドレベルは変化せず、誤
動作する恐れがない。
ートの電源は入力バッファの電源とは別系統にされるの
で、多数の論理ゲートが一斉に“Ｈ”レベルから“Ｌ“
レベルまたはその逆に変化するようなことがあっても大
力バッファの電源およびグランドレベルは変化せず、誤
動作する恐れがない。
〔発明の効果１
以上述べたように本発明によれば、入力バッファと内部
論理ゲートの電源を別系統にすることにより、内部論理
ゲートの電流によるノイズの混入、誤動作を阻止するこ
とができる。このように内部論理ゲートの電流による悪
影響を回避する手段を構じておくと入力バッファには単
純な回路が使用でき、入力バッファ自体の低消費電力化
、高速動作化が図れる。
論理ゲートの電源を別系統にすることにより、内部論理
ゲートの電流によるノイズの混入、誤動作を阻止するこ
とができる。このように内部論理ゲートの電流による悪
影響を回避する手段を構じておくと入力バッファには単
純な回路が使用でき、入力バッファ自体の低消費電力化
、高速動作化が図れる。
さらに電源またはグランド配線を引き回した場合、一方
が他方にシールドされた形になりクロストークの発生が
ないという効果も有する。また、電源およびグランド配
線を分離するという構成を適用すると、入力バッファの
誤動作という点で制約のあった該レイアウトの自由度が
大幅に向上する。
が他方にシールドされた形になりクロストークの発生が
ないという効果も有する。また、電源およびグランド配
線を分離するという構成を適用すると、入力バッファの
誤動作という点で制約のあった該レイアウトの自由度が
大幅に向上する。
第１図は本発明の実施例を示す概略平面図、第２図はそ
の一部の拡大平面図、第３図は入力バッファおよび内部
論理ゲートの一部の回路例を示す回路図である。 ｌ・・・・・・半導体チップ ２・・・・・・メモリセル ３ ・ ・ ・ ・ ４ ・ ・ ・ ・ ５ ・ ・ ・ ・ ６ ・ ・ ・ ・ ７ ・ ・ ・ ・ ８ ・ ・ ・ ・ ９ ・ ・ ・ ・ １０ ・ ・ ・ ・ Ｐ １〜Ｐ５ Ｎ １〜Ｎ５ ・ｔｉ源用ポンデイグパッド ・グランド用ボンディングバッド ・入力バッファ用電源配線 ・大力バッファ用グランド配線 ・内部論理ゲート用電源配線 ・内部論理ゲート用グランド配線 ・大力バッファ回路部 ・内部論理ゲート部 ・ＰチャネルＭＯＳトランジスタ ・ＮチャネルＭＯＳトランジスタ 以上
の一部の拡大平面図、第３図は入力バッファおよび内部
論理ゲートの一部の回路例を示す回路図である。 ｌ・・・・・・半導体チップ ２・・・・・・メモリセル ３ ・ ・ ・ ・ ４ ・ ・ ・ ・ ５ ・ ・ ・ ・ ６ ・ ・ ・ ・ ７ ・ ・ ・ ・ ８ ・ ・ ・ ・ ９ ・ ・ ・ ・ １０ ・ ・ ・ ・ Ｐ １〜Ｐ５ Ｎ １〜Ｎ５ ・ｔｉ源用ポンデイグパッド ・グランド用ボンディングバッド ・入力バッファ用電源配線 ・大力バッファ用グランド配線 ・内部論理ゲート用電源配線 ・内部論理ゲート用グランド配線 ・大力バッファ回路部 ・内部論理ゲート部 ・ＰチャネルＭＯＳトランジスタ ・ＮチャネルＭＯＳトランジスタ 以上
Claims (1)
- 多数の論理ゲートから構成され、また該論理ゲートと
外部回路との入力用のバッファを設けられた半導体チッ
プを備える大規模集積回路において、該入力用バッファ
の電源配線およびグランド配線は論理ゲートの電源配線
およびグランド配線とは別にして各々を独立に設け、各
電源配線および各グランド配線の同種配線同士がチップ
周辺のボンディングバッド部にて接続し、該パッドから
外部電源回路へ接続されることを特徴とする大規模集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1269497A JPH03131035A (ja) | 1989-10-17 | 1989-10-17 | 大規模集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1269497A JPH03131035A (ja) | 1989-10-17 | 1989-10-17 | 大規模集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03131035A true JPH03131035A (ja) | 1991-06-04 |
Family
ID=17473253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1269497A Pending JPH03131035A (ja) | 1989-10-17 | 1989-10-17 | 大規模集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03131035A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6525587B2 (en) | 2001-04-11 | 2003-02-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device including a clock synchronous type logical processing circuit |
-
1989
- 1989-10-17 JP JP1269497A patent/JPH03131035A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6525587B2 (en) | 2001-04-11 | 2003-02-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device including a clock synchronous type logical processing circuit |
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