JPS6153829A - Ａ／ｄ変換器のオフセツト補正回路 - Google Patents
Ａ／ｄ変換器のオフセツト補正回路Info
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- JPS6153829A JPS6153829A JP17638884A JP17638884A JPS6153829A JP S6153829 A JPS6153829 A JP S6153829A JP 17638884 A JP17638884 A JP 17638884A JP 17638884 A JP17638884 A JP 17638884A JP S6153829 A JPS6153829 A JP S6153829A
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- 230000015654 memory Effects 0.000 claims abstract description 41
- 238000006243 chemical reaction Methods 0.000 claims description 18
- 238000001514 detection method Methods 0.000 description 6
- 238000005070 sampling Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアナログ信号をディジタル信号に変換するＡ／
Ｄ変換器におけるオフセットを補正するＡ／Ｄ変換器の
オフセット補正回路に関する。
Ｄ変換器におけるオフセットを補正するＡ／Ｄ変換器の
オフセット補正回路に関する。
とくに２個以上のＡ／Ｄ変換器を用いて各Ａ／Ｄ変換器
の速度の２倍以上の速度でアナログ・ディジタル変換（
以下、Ａ／Ｄ変換という。）するＡ／Ｄ変換器に関する
。
の速度の２倍以上の速度でアナログ・ディジタル変換（
以下、Ａ／Ｄ変換という。）するＡ／Ｄ変換器に関する
。
Ａ／Ｄ変換器の速度を上げたい場合に、Ａ／Ｄ変換器を
ｎ個（複数個）用意し、各Ａ／Ｄ変換器のサンプリング
周期は同一とし、各サンプリング時間は３６０／ｎ
の位相差をもったものとすることによって同一の入力信
号を並列にサンプリングし、Ａ／Ｄ変換後に、そのデー
タを順次に直列にすることによって全体としては各Ａ／
Ｄ変換器の変換速度のｎ倍の速さにすることができる。
ｎ個（複数個）用意し、各Ａ／Ｄ変換器のサンプリング
周期は同一とし、各サンプリング時間は３６０／ｎ
の位相差をもったものとすることによって同一の入力信
号を並列にサンプリングし、Ａ／Ｄ変換後に、そのデー
タを順次に直列にすることによって全体としては各Ａ／
Ｄ変換器の変換速度のｎ倍の速さにすることができる。
これを第５図によシ説明する。第５図（ａ）は２個のＡ
／Ｄ変換器を用いた場合、すなわち、ｎ ＝ ２の場合
を示すもので、１０．１１はそれぞれ第１．第２Ａ／Ｄ
変換器、４０はアナログ信号を入力する入力端子、１２
．１３はそれぞれ第１．第２ Ａ／Ｄ変換器のオフセッ
トを補正するための可変抵抗である。
／Ｄ変換器を用いた場合、すなわち、ｎ ＝ ２の場合
を示すもので、１０．１１はそれぞれ第１．第２Ａ／Ｄ
変換器、４０はアナログ信号を入力する入力端子、１２
．１３はそれぞれ第１．第２ Ａ／Ｄ変換器のオフセッ
トを補正するための可変抵抗である。
アナログ信号が入力端子４０に印加され、これが並列に
第１．第２ Ａ／Ｄ変換器に印加されると、それぞれク
ロック１およびクロック２によってサンプリングするが
、各クロックは（ｂ）に示すごとく同ており、矢印で示
すサンプリング点でＡ／Ｄ変換した各ディジタル出力を
交互に直列にするならばクロック周波数を２倍に上げた
のと等価に々る。
第１．第２ Ａ／Ｄ変換器に印加されると、それぞれク
ロック１およびクロック２によってサンプリングするが
、各クロックは（ｂ）に示すごとく同ており、矢印で示
すサンプリング点でＡ／Ｄ変換した各ディジタル出力を
交互に直列にするならばクロック周波数を２倍に上げた
のと等価に々る。
しかし、この場合には、第１．第２ Ａ／Ｄ変換器１０
．１１の利得と、オフセットが同一であることを要する
。さもなければ、各ディジタル出力を直列にしたときの
ディジタルデータは精度が落ちてし甘い、使用できなく
なるからである。ところが一般には、Ａ／Ｄ変換器の利
得の精度およびその安定度は十分に高いものが得られる
ので問題はないが、オンセット電圧は時間が経つにつれ
て、あるいは温度変化などによって、ドリフトするので
その補正が必要となる。
．１１の利得と、オフセットが同一であることを要する
。さもなければ、各ディジタル出力を直列にしたときの
ディジタルデータは精度が落ちてし甘い、使用できなく
なるからである。ところが一般には、Ａ／Ｄ変換器の利
得の精度およびその安定度は十分に高いものが得られる
ので問題はないが、オンセット電圧は時間が経つにつれ
て、あるいは温度変化などによって、ドリフトするので
その補正が必要となる。
このオフセット電圧のドリフトに対しては、使用に先立
って第５図（ａ）の各可変抵抗１２．１３を調整するこ
とによってオフセットを除去するという手段をとってい
た。
って第５図（ａ）の各可変抵抗１２．１３を調整するこ
とによってオフセットを除去するという手段をとってい
た。
しかし、使用に先立って手動で調整することによってオ
フセットを除去しても、時間が経つにつれて、あるいは
周囲温度の変化々とによってドリフトを生ずるので、精
度が失われてしまうという問題があった。そこで本発明
はこのような問題を解決せんとするものである。
フセットを除去しても、時間が経つにつれて、あるいは
周囲温度の変化々とによってドリフトを生ずるので、精
度が失われてしまうという問題があった。そこで本発明
はこのような問題を解決せんとするものである。
本発明は、入力端子と並列に接続されたｎ個のＡ／Ｉ５
変換器との間にスイッチを設け、入力端子に印加された
入力信号をＡ／Ｄ変換する必要性のないとき、またはそ
の必要性の最も少ない短時間の間このスイッチを切換え
て、ｎ個のＡ／Ｄ変換器の入力を接地するか、または所
定の参照電圧を印加しＡ／Ｄ変換するようにした。
変換器との間にスイッチを設け、入力端子に印加された
入力信号をＡ／Ｄ変換する必要性のないとき、またはそ
の必要性の最も少ない短時間の間このスイッチを切換え
て、ｎ個のＡ／Ｄ変換器の入力を接地するか、または所
定の参照電圧を印加しＡ／Ｄ変換するようにした。
この接地または所定電圧のＡ／Ｄ変換したデータを比較
することによって各Ａ／Ｄ変換器のドリフトを検出し、
差異を知ることができるがら、このドリフトデータをも
とに入力信号をＡ／Ｄ変換したデータの補正を行なえば
、この入力信号のＡ／Ｄ変換とドリフト検出との期間中
にはオフセットがドリフトしないとするならば、ｎ個の
Ａ／Ｄ変換器を並列動作せしめることによってｎ倍の速
度でしかも精度よ＜ Ａ／Ｄ変換をすることができる。
することによって各Ａ／Ｄ変換器のドリフトを検出し、
差異を知ることができるがら、このドリフトデータをも
とに入力信号をＡ／Ｄ変換したデータの補正を行なえば
、この入力信号のＡ／Ｄ変換とドリフト検出との期間中
にはオフセットがドリフトしないとするならば、ｎ個の
Ａ／Ｄ変換器を並列動作せしめることによってｎ倍の速
度でしかも精度よ＜ Ａ／Ｄ変換をすることができる。
つぎに本発明の一実施例を第１図に示し、詳細に説明す
る。
る。
１０．１１は第１．第２ Ａ／Ｄ変換器でｎ ＝ ２の
場合を例示するものである。この両Ａ／Ｄ変換器は入力
端子４０ に加えられた入力信号（アナログ信号）をス
イッチ２０ を通して印加されており、スイッチ２０
をｐからｑに切換えると所定の参照電圧（ＥＲ） ５
０が両Ａ／Ｄ変換器に印加されるようになっている。第
１．第２ Ａ／Ｄ変換器１０．１１には第５図の場合と
同様に１８０の位相差を有する同一周期のクロック１，
２が印加されておりこれによってサンプリングしＡ／Ｄ
変換がなされる。１．４．１５はそれぞれ第１．第２
Ａ／Ｄ変換器の出力であるディジタルデータを捕捉し記
憶する、それぞれ、たとえば２０４８バイトの記憶容量
を有する第１．第２捕捉メモリである。１６ はたとえ
ば、２０４８バイトの記憶容量を有するバッファメモリ
、１７はマイクロプロセッサなどからなるＣＰＵで、第
１．第２捕捉メモＩＪ１４．．１５の内容を計算処理し
てその結果をバッファメモリ１６ に格納する。１８は
第１．第２捕捉メモ１Ｊ１４，１５の番地を計数し管理
するメモリアドレス・カウンタ、１９ はメモリアドレ
ス・カウンタ１８ からの信号によってスイッチ２０
を制御するための信号を出すスイッチ制御回路である０ いま、スイッチ２０ はｐ側にあり、入力端子４０に加
えられた信号は第１．第２ Ａ／Ｄ変換器１０．１１に
印加されておシ、クロック１，２によ、９ Ａ／Ｄ変換
がなされ第１．第２捕捉メモ１Ｊ１４．．１５に順次デ
ータが取り込まれる。この様子を第２図を用いて説明す
る。第２図（ｂ）はスイッチ２０ の状態を示しており
、スイッチ２０ がｐにあるときに（ａ）に示すように
データの取り込みがなされる。
場合を例示するものである。この両Ａ／Ｄ変換器は入力
端子４０ に加えられた入力信号（アナログ信号）をス
イッチ２０ を通して印加されており、スイッチ２０
をｐからｑに切換えると所定の参照電圧（ＥＲ） ５
０が両Ａ／Ｄ変換器に印加されるようになっている。第
１．第２ Ａ／Ｄ変換器１０．１１には第５図の場合と
同様に１８０の位相差を有する同一周期のクロック１，
２が印加されておりこれによってサンプリングしＡ／Ｄ
変換がなされる。１．４．１５はそれぞれ第１．第２
Ａ／Ｄ変換器の出力であるディジタルデータを捕捉し記
憶する、それぞれ、たとえば２０４８バイトの記憶容量
を有する第１．第２捕捉メモリである。１６ はたとえ
ば、２０４８バイトの記憶容量を有するバッファメモリ
、１７はマイクロプロセッサなどからなるＣＰＵで、第
１．第２捕捉メモＩＪ１４．．１５の内容を計算処理し
てその結果をバッファメモリ１６ に格納する。１８は
第１．第２捕捉メモ１Ｊ１４，１５の番地を計数し管理
するメモリアドレス・カウンタ、１９ はメモリアドレ
ス・カウンタ１８ からの信号によってスイッチ２０
を制御するための信号を出すスイッチ制御回路である０ いま、スイッチ２０ はｐ側にあり、入力端子４０に加
えられた信号は第１．第２ Ａ／Ｄ変換器１０．１１に
印加されておシ、クロック１，２によ、９ Ａ／Ｄ変換
がなされ第１．第２捕捉メモ１Ｊ１４．．１５に順次デ
ータが取り込まれる。この様子を第２図を用いて説明す
る。第２図（ｂ）はスイッチ２０ の状態を示しており
、スイッチ２０ がｐにあるときに（ａ）に示すように
データの取り込みがなされる。
このデータの取り込みは第１．第２捕捉メモリのそれぞ
れ０番地〜１０２３番地（１番地は１ワードを構成し１
バイトから々っている。）にデータが格納されるまで続
けられる。これはこの時点で第１．第２捕捉メモリ１４
．１５のデータは計２０４８バイトであり、このデータ
を処理して格納すべきバッファメモリ１６ の容量２０
４８ハイドに等しくなるからである。そこでメモリアド
レス・カウンタ１８の出力によりスイッチ制御回路１９
が動作してスイッチ２０ をｑ側に切換える。
れ０番地〜１０２３番地（１番地は１ワードを構成し１
バイトから々っている。）にデータが格納されるまで続
けられる。これはこの時点で第１．第２捕捉メモリ１４
．１５のデータは計２０４８バイトであり、このデータ
を処理して格納すべきバッファメモリ１６ の容量２０
４８ハイドに等しくなるからである。そこでメモリアド
レス・カウンタ１８の出力によりスイッチ制御回路１９
が動作してスイッチ２０ をｑ側に切換える。
この状態は１０２４番地〜２０４７番地の間続き、参照
電圧（ＥＲ）５０がＡ／Ｄ変換されてその値が第１、第
２捕捉メモリ１４．１５の各々の１０２４番地〜２０４
７番地に記憶される。こ＼で参照電圧の値ＥＲ＝ Ｏす
なわち、スイッチｑ側が接地されているときは、第１．
第２捕捉メモリ１４．１５の１０２４番地〜２０４７番
地に記憶されたデータは、第１．第２ Ａ／Ｄ変換器１
０．１１のそれぞれのオフセットの値を表すものである
から、第１．第２捕捉メモリ１４゜１５のそれぞれの各
２０４７番地のデータはそれぞれ第１．第２ Ａ／Ｄ変
換器１０．１１のオフセットを表しており、このオフセ
ット値を各Ｏ番地〜１０２３番地の取シ込まれたデータ
からＣＰＵ１７によって除去し、バッファメモリ１６に
記憶せしめる。
電圧（ＥＲ）５０がＡ／Ｄ変換されてその値が第１、第
２捕捉メモリ１４．１５の各々の１０２４番地〜２０４
７番地に記憶される。こ＼で参照電圧の値ＥＲ＝ Ｏす
なわち、スイッチｑ側が接地されているときは、第１．
第２捕捉メモリ１４．１５の１０２４番地〜２０４７番
地に記憶されたデータは、第１．第２ Ａ／Ｄ変換器１
０．１１のそれぞれのオフセットの値を表すものである
から、第１．第２捕捉メモリ１４゜１５のそれぞれの各
２０４７番地のデータはそれぞれ第１．第２ Ａ／Ｄ変
換器１０．１１のオフセットを表しており、このオフセ
ット値を各Ｏ番地〜１０２３番地の取シ込まれたデータ
からＣＰＵ１７によって除去し、バッファメモリ１６に
記憶せしめる。
この動作によってバッファメモリ１６ には、第１捕捉
メモリ１４ のＯ番地〜１０２３番地および第２捕捉メ
モリ１５ の０番地〜１０２３番地に記憶されたデータ
のオフセット値を補正した計２０４８ツクイトのデータ
が記憶されることに々る。
メモリ１４ のＯ番地〜１０２３番地および第２捕捉メ
モリ１５ の０番地〜１０２３番地に記憶されたデータ
のオフセット値を補正した計２０４８ツクイトのデータ
が記憶されることに々る。
以上の説明においては、第２図に示すごとく、第１．第
２捕捉メモリのＯ番地〜１０２３番地に入力信号のデー
タを取り込み記憶し、１０２４番・地〜２０４７番地の
オフセット検出領域における最後の２０４７ 番地のデ
ータをオフセット値を表わすオフセットデータとしてＣ
ＰＵ１７で処理したが、１０２４番地〜２０４７番地の
いずれの番地のオフセットデータを用いてもよいことは
明らかであろうＯすなわち、前記一連の動作の期間中に
は第１．第２Ａ／Ｄ変換器のオフセットはドリフトしな
いか、もしくは問題とならない程度に小さいからである
。
２捕捉メモリのＯ番地〜１０２３番地に入力信号のデー
タを取り込み記憶し、１０２４番・地〜２０４７番地の
オフセット検出領域における最後の２０４７ 番地のデ
ータをオフセット値を表わすオフセットデータとしてＣ
ＰＵ１７で処理したが、１０２４番地〜２０４７番地の
いずれの番地のオフセットデータを用いてもよいことは
明らかであろうＯすなわち、前記一連の動作の期間中に
は第１．第２Ａ／Ｄ変換器のオフセットはドリフトしな
いか、もしくは問題とならない程度に小さいからである
。
参照電圧（ＥＲ）５０がＥＲ＝ Ｏの場合を説明しだが
、ＥＲがＯでない場合であっても同様である○入力端子
に印加される入力信号が、たとえば、ＩＶ〜２Ｖの間で
変化するものであるときは、このＥＲはＥｎ ＝ Ｏｆ
あルヨリＥＲ＝ １．ＯＶ ｉたはＥＲ−１，５ｖに設
定するのがよい。したがって、この参照電圧５０の値で
あるＥＲは、Ｏｖを含む正負いずれの値をも設定できる
ようになっている。
、ＥＲがＯでない場合であっても同様である○入力端子
に印加される入力信号が、たとえば、ＩＶ〜２Ｖの間で
変化するものであるときは、このＥＲはＥｎ ＝ Ｏｆ
あルヨリＥＲ＝ １．ＯＶ ｉたはＥＲ−１，５ｖに設
定するのがよい。したがって、この参照電圧５０の値で
あるＥＲは、Ｏｖを含む正負いずれの値をも設定できる
ようになっている。
寸だ第１．第２ Ａ／Ｄ変換器１０．１１のオフセット
データは雑音などを含んでいることがあり、第１、第２
捕捉メモ’Ｊ１４，１５ のそれぞれの複数ワードに記
憶された雑音を含んだオフセットデータのそれぞれの平
均値を、ＣＰＵ１７で演算することによって得て、雑音
を除去された正しいオフセットデータを得ることができ
る。
データは雑音などを含んでいることがあり、第１、第２
捕捉メモ’Ｊ１４，１５ のそれぞれの複数ワードに記
憶された雑音を含んだオフセットデータのそれぞれの平
均値を、ＣＰＵ１７で演算することによって得て、雑音
を除去された正しいオフセットデータを得ることができ
る。
第１図に示した回路の入力端子４０と第１．第２Ａ／Ｄ
変換器１０．１１との間には、Ａ／Ｄ変換器としての機
能を高めるだめに、第３図に示すような入力回路を用い
ることができる。こ＼で４１．４２ はアナログ信号を
印加する入力端子、２２〜２５はスイッチ、３２〜３７
はバッファアンプであり、バッファアンプ３６．３７
の出力はそれぞれ第１図に示す第１．第２ Ａ／Ｄ変
換器に接続されている。
変換器１０．１１との間には、Ａ／Ｄ変換器としての機
能を高めるだめに、第３図に示すような入力回路を用い
ることができる。こ＼で４１．４２ はアナログ信号を
印加する入力端子、２２〜２５はスイッチ、３２〜３７
はバッファアンプであり、バッファアンプ３６．３７
の出力はそれぞれ第１図に示す第１．第２ Ａ／Ｄ変
換器に接続されている。
こヌで、スイッチ２２〜２５がいずれもｐ側にあるとき
、入力端子４１および４２に印加された２つの入力信号
を第１．第２ Ａ／Ｄ変換器でそれぞれ独立にＡ／Ｄ変
換する２チヤンネルのＡ／Ｄ変換器として動作する。２
チヤンネル独立して動作させたいときはバッファメモリ
１６ の記憶容量を４０９６ハイトとしてもよい。
、入力端子４１および４２に印加された２つの入力信号
を第１．第２ Ａ／Ｄ変換器でそれぞれ独立にＡ／Ｄ変
換する２チヤンネルのＡ／Ｄ変換器として動作する。２
チヤンネル独立して動作させたいときはバッファメモリ
１６ の記憶容量を４０９６ハイトとしてもよい。
スイッチ２２がｐ側、スイッチ２４がｐ側、スイッチ２
５がｑ側にあるときは入力端子４１に印加された信号の
みが第１．第２ Ａ／Ｄ変換器でＡ／Ｄ変換さ渇から、
第１図において説明したように２倍の高速Ａ／Ｄ変換が
可能となる。
５がｑ側にあるときは入力端子４１に印加された信号の
みが第１．第２ Ａ／Ｄ変換器でＡ／Ｄ変換さ渇から、
第１図において説明したように２倍の高速Ａ／Ｄ変換が
可能となる。
この場合入力信号が通るバッファアンプ３２，３６゜３
４、３７のオフセットやその変動であるドリフトも第１
．第２ Ａ／Ｄ変換器１０．１１ のオフセットやド
リフトと同時に検出され補正される。
４、３７のオフセットやその変動であるドリフトも第１
．第２ Ａ／Ｄ変換器１０．１１ のオフセットやド
リフトと同時に検出され補正される。
スイッチ２３がｐ側、スイッチ２４がｑ側、スイッチ２
５がｐ側の場合も前記の場合、すなわち入力端子４１に
印加された入力信号が第１．第２ Ａ／Ｄ変換器１０．
１１でＡ／Ｄ変換される場合と同様に入力端子４２に印
加された信号が２倍の速度でＡ／Ｄ変換されることにな
る。この場合には第１．第２捕捉メモ１Ｊ１４，１５か
らバッファメモリ１６ へのオフセットデータの処理後
のデータの転送の順序は、前記の場合とは逆に第２捕捉
メモリ１５ の記憶デ一夕から始められる。
５がｐ側の場合も前記の場合、すなわち入力端子４１に
印加された入力信号が第１．第２ Ａ／Ｄ変換器１０．
１１でＡ／Ｄ変換される場合と同様に入力端子４２に印
加された信号が２倍の速度でＡ／Ｄ変換されることにな
る。この場合には第１．第２捕捉メモ１Ｊ１４，１５か
らバッファメモリ１６ へのオフセットデータの処理後
のデータの転送の順序は、前記の場合とは逆に第２捕捉
メモリ１５ の記憶デ一夕から始められる。
実際のＡ／Ｄ変換は、入力信号に対する観測の基準点と
なるトリガ信号によってはじめてスタートして捕捉メモ
リの０番地からデータを記憶するのみならず、そのよう
な観測の基準点以前の状態をも観測しだい場合があり、
このよう々場合について第４図により説明する。
なるトリガ信号によってはじめてスタートして捕捉メモ
リの０番地からデータを記憶するのみならず、そのよう
な観測の基準点以前の状態をも観測しだい場合があり、
このよう々場合について第４図により説明する。
第４図（ａ）は、トリガ信号によってＡ／Ｄ変換を開始
し第１．第２捕捉メモｌＪ１．４．１５の０番地からデ
ータを記憶していく場合を示している。この場合はすで
に説明したように、第１．第２浦捉メモリ１４、．１．
５の各Ｏ番地〜１０２３番地（１０２４バイト）のデー
タがバッファメモリ１６（２０４，８バイト）の記憶容
量を満たすことに々るから、１０２４番地〜２０４７番
地の図中の斜線部分はオフセット検出領域として利用で
きるから、このうちの任意の番地たとえば２０４７番゛
地のオフセットデータを用いることができる。
し第１．第２捕捉メモｌＪ１．４．１５の０番地からデ
ータを記憶していく場合を示している。この場合はすで
に説明したように、第１．第２浦捉メモリ１４、．１．
５の各Ｏ番地〜１０２３番地（１０２４バイト）のデー
タがバッファメモリ１６（２０４，８バイト）の記憶容
量を満たすことに々るから、１０２４番地〜２０４７番
地の図中の斜線部分はオフセット検出領域として利用で
きるから、このうちの任意の番地たとえば２０４７番゛
地のオフセットデータを用いることができる。
第４図（ｂ）〜（ｄ）はＡ／Ｄ変換中にトリガ信号が印
加された場合で、この場合にはトリガ点以前の信号も観
測が可能である。（ｂ）の場合トリガ点の前の１番地か
らｍ −１番地までを観測しだい場合、たとえば１＝１
２８番地でｍ＝１１５２番地である場合（ｒｎ −ｌ＝
１０２４ ）にはｍ番地から２０４７番地の間をオフ
セット検出領域として用いると好都合である。同様にし
て（ｃ）はｌ−５１２番地、ｍ ＝ １５３６番咄の場
合であシ、（ｄ）は１＝８９６番地、ｍ＝１９２０番池
の場合である。（ｂ）〜（ｄ）の場合には、０番地から
ａ−１番地のデータは使用されない丑＼となるから、こ
の場合には、０番地から１−１ 番地の間もオフセッ
ト検出領域として使用することが可能である。
加された場合で、この場合にはトリガ点以前の信号も観
測が可能である。（ｂ）の場合トリガ点の前の１番地か
らｍ −１番地までを観測しだい場合、たとえば１＝１
２８番地でｍ＝１１５２番地である場合（ｒｎ −ｌ＝
１０２４ ）にはｍ番地から２０４７番地の間をオフ
セット検出領域として用いると好都合である。同様にし
て（ｃ）はｌ−５１２番地、ｍ ＝ １５３６番咄の場
合であシ、（ｄ）は１＝８９６番地、ｍ＝１９２０番池
の場合である。（ｂ）〜（ｄ）の場合には、０番地から
ａ−１番地のデータは使用されない丑＼となるから、こ
の場合には、０番地から１−１ 番地の間もオフセッ
ト検出領域として使用することが可能である。
このオフセット検出領域は、スイッチ２０．２２゜２３
が高速動作の可能なものであるならば１つの番地であっ
ても可能である。
が高速動作の可能なものであるならば１つの番地であっ
ても可能である。
以上の説明から明らか々ように、本発明はｎ個Ａ／Ｄ変
換器を並列して用い、サンプリングを同一周期で位相の
み３６０／ｎずらしたタイミングで行う場合、各Ａ／Ｄ
変換器およびバッファアンプのオフセットの差異を簡単
にかつ正確に除去できるから、個々のＡ／Ｄ変換器のＡ
／Ｄ変換速度のｎ倍の速さでしかも高精度にＡ／Ｄ変換
することができるという極めて大きな特徴を有するもの
である。
換器を並列して用い、サンプリングを同一周期で位相の
み３６０／ｎずらしたタイミングで行う場合、各Ａ／Ｄ
変換器およびバッファアンプのオフセットの差異を簡単
にかつ正確に除去できるから、個々のＡ／Ｄ変換器のＡ
／Ｄ変換速度のｎ倍の速さでしかも高精度にＡ／Ｄ変換
することができるという極めて大きな特徴を有するもの
である。
第１図は本発明の一実施例を示す回路構成図、第２図は
第１図を説明するだめの図、第３図は本発明に用いられ
る入力回路を示す図、第４図は本発明の応用動作を説明
するだめの図、第５図は従来例を説明するだめの図であ
る。 １０、１１・・・第１．第２ Ａ／Ｄ変換器、１４．．
１５・・・第１．第２捕捉メモリ、１６・バッファメモ
リ、１７・・・ＣＰＵ、１．８・・・メモリアドレスφ
カウンタ、１９・・スイッチ制御回路、２０．２２〜２
５・・・スイッチ、３２〜３７・・・バッファアンプ、
４０〜４２・・・入力端子、５０・・・参照電圧。
第１図を説明するだめの図、第３図は本発明に用いられ
る入力回路を示す図、第４図は本発明の応用動作を説明
するだめの図、第５図は従来例を説明するだめの図であ
る。 １０、１１・・・第１．第２ Ａ／Ｄ変換器、１４．．
１５・・・第１．第２捕捉メモリ、１６・バッファメモ
リ、１７・・・ＣＰＵ、１．８・・・メモリアドレスφ
カウンタ、１９・・スイッチ制御回路、２０．２２〜２
５・・・スイッチ、３２〜３７・・・バッファアンプ、
４０〜４２・・・入力端子、５０・・・参照電圧。
Claims (7)
- （１）入力信号が印加される入力手段と、２以上の数で
あるｎ個のＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の出力を
捕捉し記憶するｎ個の捕捉メモリと前記ｎ個のＡ／Ｄ変
換器を動作させるための同一周期で３６０°／ｎの位相
差をもつクロックを発生するクロック発生器とを具備す
るアナログ・ディジタル変換手段において、前記入力手
段が、前記入力信号と零ボルトを含む参照電圧とを切換
えて前記ｎ個のＡ／Ｄ変換器に並列に印加し、前記参照
電圧をＡ／Ｄ変換することによって前記ｎ個のＡ／Ｄ変
換器のオフセットデータを得て、前記入力信号をＡ／Ｄ
変換して得られた入力データを前記オフセットデータに
もとづき補正することを特徴とするＡ／Ｄ変換器のオフ
セット補正回路。 - （２）前記捕捉メモリに前記入力データおよび前記オフ
セットデータを記憶せしめて、前記入力データを前記オ
フセットデータにもとづき補正し、補正データをバッフ
ァメモリに順次記憶せしめる特許請求の範囲第１項記載
のＡ／Ｄ変換器のオフセット補正回路。 - （３）前記入力手段が、ｎ個の入力端子をもち、前記ｎ
個の入力端子に印加されたｎ個の入力信号をそれぞれ前
記ｎ個のＡ／Ｄ変換器に印加することのできる特許請求
の範囲第１項記載のＡ／Ｄ変換器のオフセット補正回路
。 - （４）前記入力手段が、前記入力データの必要とされな
い期間において前記参照電圧を前記ｎ個のＡ／Ｄ変換器
に印加することを特徴とする特許請求の範囲第１項記載
のＡ／Ｄ変換器のオフセット補正回路。 - （５）前記オフセットデータを前記ｎ個の捕捉メモリの
すくなくとも１ワード以上に記憶せしめる特許請求の範
囲第１項記載のＡ／Ｄ変換器のオフセット補正回路。 - （６）前記オフセットデータを記憶せしめる前記ｎ個の
捕捉メモリの番地が、最後の１番地を使用するものであ
る特許請求の範囲第１項記載のＡ／Ｄ変換器のオフセッ
ト補正回路。 - （７）前記ｎ個の捕捉メモリのそれぞれの複数ワードに
記憶されたオフセットデータのそれぞれの平均値を得て
、前記オフセットデータとする特許請求の範囲第１項記
載のＡ／Ｄ変換器のオフセット補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17638884A JPS6153829A (ja) | 1984-08-23 | 1984-08-23 | Ａ／ｄ変換器のオフセツト補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17638884A JPS6153829A (ja) | 1984-08-23 | 1984-08-23 | Ａ／ｄ変換器のオフセツト補正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6153829A true JPS6153829A (ja) | 1986-03-17 |
Family
ID=16012774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17638884A Pending JPS6153829A (ja) | 1984-08-23 | 1984-08-23 | Ａ／ｄ変換器のオフセツト補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6153829A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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1984
- 1984-08-23 JP JP17638884A patent/JPS6153829A/ja active Pending
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