JPH02305027A - Ａ／ｄ変換装置 - Google Patents
Ａ／ｄ変換装置Info
- Publication number
- JPH02305027A JPH02305027A JP1124874A JP12487489A JPH02305027A JP H02305027 A JPH02305027 A JP H02305027A JP 1124874 A JP1124874 A JP 1124874A JP 12487489 A JP12487489 A JP 12487489A JP H02305027 A JPH02305027 A JP H02305027A
- Authority
- JP
- Japan
- Prior art keywords
- output
- level
- converter
- offset
- outputs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＡ／Ｄ変換装置に係り、特に高分解能のＡ／Ｄ
変換装置に関する。
変換装置に関する。
従来の技術
近年ディジタル機器の普及に伴い、アナログ信号とディ
ジタル信号のインターフェースであるＡ／Ｄ変換装置の
性能が重要で大きな影響を持つようになっている。従来
より用いられているＡ／Ｄ変換装置を第５図に示しその
説明を行う。第５図に示されるＡ／Ｄ変換装置は逐次比
較型と呼ばれ、以下のように動作する。
ジタル信号のインターフェースであるＡ／Ｄ変換装置の
性能が重要で大きな影響を持つようになっている。従来
より用いられているＡ／Ｄ変換装置を第５図に示しその
説明を行う。第５図に示されるＡ／Ｄ変換装置は逐次比
較型と呼ばれ、以下のように動作する。
（１）逐次比較レジスタ１０２のＭＳＢ（最上位ビット
）を“１”、他を“０”にセットし、これをＤ／Ａ変換
器（以下ＤＡＣと称す）１０３に出力する。
）を“１”、他を“０”にセットし、これをＤ／Ａ変換
器（以下ＤＡＣと称す）１０３に出力する。
（２）入力とＤＡＣ１０３の出力を比較器１００で比較
し、（入力）≧（ＤＡＣ出力）ならば１つ下位のビット
に“１”をセットし、（入力）≦（ＤＡＣ出力）ならば
現在問題にしているビットを“０”にし、１つ下位のビ
ットを“１”にセットする。
し、（入力）≧（ＤＡＣ出力）ならば１つ下位のビット
に“１”をセットし、（入力）≦（ＤＡＣ出力）ならば
現在問題にしているビットを“０”にし、１つ下位のビ
ットを“１”にセットする。
（３）１〜２をＭＳＢ４ＬＳＢ （最下位ビット）まで
繰り返す。
繰り返す。
（４）逐次比較レジスタ１０２からデータを取り出しデ
ィジタル出力とする。
ィジタル出力とする。
発明が解決しようとする課題
しかしながら上記のような構成では、分解能をあげるた
めにビット数を増加させると、変換時間が増加するため
、動作周波数を維持するには比較器１００及びｌ７ＡＣ
１０３として非常に高速動作するものが要求される。し
かもＬＳＢに近くなるほど周辺ノイズの影響を受は易く
なるという問題点があった。
めにビット数を増加させると、変換時間が増加するため
、動作周波数を維持するには比較器１００及びｌ７ＡＣ
１０３として非常に高速動作するものが要求される。し
かもＬＳＢに近くなるほど周辺ノイズの影響を受は易く
なるという問題点があった。
本発明は上記の問題点に鑑み、周辺ノイズの影響を受け
にり（、シかもビット増加による使用素子の高速化が必
要ないＡ／Ｄ変換装置を提供するものである。
にり（、シかもビット増加による使用素子の高速化が必
要ないＡ／Ｄ変換装置を提供するものである。
課題を解決するための手段
上記問題点を解決するため本発明によるＡ／Ｄ変換装置
は、アナログ入力信号をレベルの異なる複数の信号に変
換するレベル変換手段と、前記レベル変換手段の相異な
るレベルのアナログ信号をディジタル信号に変換する複
数個のＡ／Ｄ変換器と、前記複数個のＡ／Ｄ変換器出力
を入力とし、該入力の比率を検出する比率検出手段及び
いずれかのＡ／Ｄ変換出力と該比率を乗じる乗算器を含
み、前記各Ａ／Ｄ変換器の出力レベルと同一とするべく
調整して出力するレベル調整手段と、前記レベル調整手
段より得られる複数個の出力のオフセットレベルを検出
するオフセット検出器と、前記オフセット検出器出力を
前記レベル調整手段より得られる複数個の出力に加算す
ることによりオフセットレベルの補正を行なう加算手段
と、前記複数個のＡ／Ｄ変換器出力に基づき選択的に前
記加算手段より得られる出力を取り出しＡ／Ｄ変換出力
とするセレクタとを具備するようにしたものである。
は、アナログ入力信号をレベルの異なる複数の信号に変
換するレベル変換手段と、前記レベル変換手段の相異な
るレベルのアナログ信号をディジタル信号に変換する複
数個のＡ／Ｄ変換器と、前記複数個のＡ／Ｄ変換器出力
を入力とし、該入力の比率を検出する比率検出手段及び
いずれかのＡ／Ｄ変換出力と該比率を乗じる乗算器を含
み、前記各Ａ／Ｄ変換器の出力レベルと同一とするべく
調整して出力するレベル調整手段と、前記レベル調整手
段より得られる複数個の出力のオフセットレベルを検出
するオフセット検出器と、前記オフセット検出器出力を
前記レベル調整手段より得られる複数個の出力に加算す
ることによりオフセットレベルの補正を行なう加算手段
と、前記複数個のＡ／Ｄ変換器出力に基づき選択的に前
記加算手段より得られる出力を取り出しＡ／Ｄ変換出力
とするセレクタとを具備するようにしたものである。
作用
上記のように高入力レベル時と低入力レベル時でそれぞ
れ専用にＡ／Ｄ変換器を備え、入力レベルが低いときに
は低レベル用のＡ／Ｄ変換器の出力、入力レベルが高い
ときには高レベル用のＡ／Ｄ変換器を用いてレベルを一
致させたときと同一の比率で信号を増幅した出力を選択
してＡ／Ｄ変換出力としている。そして個々のＡ／Ｄ変
換器出力レベルに基づきそのＡ／Ｄ変換器の入力信号の
変化分のレベル比、或は、極小値、極大値の差を検出す
るようにしたため、個々のＡ／Ｄ変換器のオフセットレ
ベルの影響を受けることなくレベル調整を行うようにし
ている。また、レベル調整を行なった後に個々のＡ／Ｄ
変換器のオフセットレベルをそろえるようにしているた
め、直流信号のＡ／Ｄ変換を行なうこともでき、高分解
能のＡ／Ｄ変換装置を低分解能のＡ／Ｄ変換器を用いて
実現できるようにしている。
れ専用にＡ／Ｄ変換器を備え、入力レベルが低いときに
は低レベル用のＡ／Ｄ変換器の出力、入力レベルが高い
ときには高レベル用のＡ／Ｄ変換器を用いてレベルを一
致させたときと同一の比率で信号を増幅した出力を選択
してＡ／Ｄ変換出力としている。そして個々のＡ／Ｄ変
換器出力レベルに基づきそのＡ／Ｄ変換器の入力信号の
変化分のレベル比、或は、極小値、極大値の差を検出す
るようにしたため、個々のＡ／Ｄ変換器のオフセットレ
ベルの影響を受けることなくレベル調整を行うようにし
ている。また、レベル調整を行なった後に個々のＡ／Ｄ
変換器のオフセットレベルをそろえるようにしているた
め、直流信号のＡ／Ｄ変換を行なうこともでき、高分解
能のＡ／Ｄ変換装置を低分解能のＡ／Ｄ変換器を用いて
実現できるようにしている。
実施例
以下図面に基づき本発明の説明を行う。
第１図は本発明によるＡ／Ｄ変換装置の実施例を示すブ
ロック図である。同図において、１は増幅器であり、ロ
ーパスフィルタ１３を通過したアナログ入力信号を増幅
する。ここでは利得約２４ｄＢのものを用いている。２
．３はほぼ特性のそろったアナログ信号をディジタル信
号に変換するＡ／Ｄ変換器であり、ここでは１６ビツト
分解能のものを用いている。４はレベル調整器であり、
ここでは乗算器７と後述する比率検出器９とで構成され
、Ａ／Ｄ変換器３の出力信号のレベル調整を行なう。
ロック図である。同図において、１は増幅器であり、ロ
ーパスフィルタ１３を通過したアナログ入力信号を増幅
する。ここでは利得約２４ｄＢのものを用いている。２
．３はほぼ特性のそろったアナログ信号をディジタル信
号に変換するＡ／Ｄ変換器であり、ここでは１６ビツト
分解能のものを用いている。４はレベル調整器であり、
ここでは乗算器７と後述する比率検出器９とで構成され
、Ａ／Ｄ変換器３の出力信号のレベル調整を行なう。
５は２つのＡ／Ｄ変換器２．３の直流オフセット分を除
去するオフセット除去装置であり、ここでは加算器１１
とオフセット検出器１２より構成され、レベル調整器４
の入力信号のオフセットの除去を行なう。８はレベル検
出器であり、Ａ／Ｄ変換器２が一定のレベルを超えると
（ここではオーツイーフローすると）“１″′を出力す
る。１０はセレクタであり、端子Ｓに入力される制御信
号が“０”の時には端子Ａに与えられる信号を、 “１
゛の時は端子Ｂに与えられる信号を選択して端子Ｙより
出力する。
去するオフセット除去装置であり、ここでは加算器１１
とオフセット検出器１２より構成され、レベル調整器４
の入力信号のオフセットの除去を行なう。８はレベル検
出器であり、Ａ／Ｄ変換器２が一定のレベルを超えると
（ここではオーツイーフローすると）“１″′を出力す
る。１０はセレクタであり、端子Ｓに入力される制御信
号が“０”の時には端子Ａに与えられる信号を、 “１
゛の時は端子Ｂに与えられる信号を選択して端子Ｙより
出力する。
次に本実施例あ動作を説明する。アナログ入力が与えら
れると、Ａ／Ｄ変換器３には与えられたアナログ入力が
ローパスフィルタ１３を介してそのまま入力され、Ａ／
Ｄ変換器２には増幅器１により２４ｄＢ増幅されたアナ
ログ入力が与えられる。
れると、Ａ／Ｄ変換器３には与えられたアナログ入力が
ローパスフィルタ１３を介してそのまま入力され、Ａ／
Ｄ変換器２には増幅器１により２４ｄＢ増幅されたアナ
ログ入力が与えられる。
Ａ／Ｄ変換器２．３各々は与えられたアナログ信号をデ
ィジタル信号に変換し出力する。ここで、Ａ／Ｄ変換器
２，３の特性がほぼそろっているので、Ａ／Ｄ変換器２
はＡ／Ｄ変換器３に比べて約１６倍の値を出力している
ことになる。しかし、逆に高振幅のアナログ入力が与え
られるとＡ／Ｄ変換器２はオーバーフローＬ、Ａ／Ｄ変
換器３のみが正常に動作する。Ａ／Ｄ変換器２がオーバ
ーフローした時にはレベル検出器８が“１”を出力する
ようになっている。レベル調整器４では、Ａ／Ｄ変換器
２が正常動作している時、即ちレベル検出器８の出力が
“０”の時のＡ／Ｄ変換器２，３による出力の比率を比
率検出器９が正確に求め、乗算器７によりＡ／Ｄ変換器
３の出力レベルにこの比率を乗じることによって実質的
にオーバーフローの起こっていないＡ／Ｄ変換信号を出
力する。
ィジタル信号に変換し出力する。ここで、Ａ／Ｄ変換器
２，３の特性がほぼそろっているので、Ａ／Ｄ変換器２
はＡ／Ｄ変換器３に比べて約１６倍の値を出力している
ことになる。しかし、逆に高振幅のアナログ入力が与え
られるとＡ／Ｄ変換器２はオーバーフローＬ、Ａ／Ｄ変
換器３のみが正常に動作する。Ａ／Ｄ変換器２がオーバ
ーフローした時にはレベル検出器８が“１”を出力する
ようになっている。レベル調整器４では、Ａ／Ｄ変換器
２が正常動作している時、即ちレベル検出器８の出力が
“０”の時のＡ／Ｄ変換器２，３による出力の比率を比
率検出器９が正確に求め、乗算器７によりＡ／Ｄ変換器
３の出力レベルにこの比率を乗じることによって実質的
にオーバーフローの起こっていないＡ／Ｄ変換信号を出
力する。
次いでオフセット除去装置５では、レベル検出器８の出
力が“０”の時のＡ／Ｄ変換器２とレベル調整器４の出
力の直流分のオフセットレベルの違いをオフセット検出
器１２により検出する。そして加算器１１では得られた
オフセットレベルにレベル調整器４の出力を加算してオ
フセットレベルの補正を行ない出力する。また、レベル
変換器８の出力が“１”のときにはこのようなオフセッ
トの調整を行わない。そしてセレクタ１０は、レベル検
出器８の出力に基づき、Ａ／Ｄ変換器２がオーバーフロ
ーしていない時、即ちレベル検出器８の出力が“０”の
時はＡ／Ｄ変換器２の出力を出力し、Ａ／Ｄ変換器２が
オーバーフローしている時、即ちレベル検出器８の出力
が“１”の時はオフセット除去装置５の出力を出力する
。
力が“０”の時のＡ／Ｄ変換器２とレベル調整器４の出
力の直流分のオフセットレベルの違いをオフセット検出
器１２により検出する。そして加算器１１では得られた
オフセットレベルにレベル調整器４の出力を加算してオ
フセットレベルの補正を行ない出力する。また、レベル
変換器８の出力が“１”のときにはこのようなオフセッ
トの調整を行わない。そしてセレクタ１０は、レベル検
出器８の出力に基づき、Ａ／Ｄ変換器２がオーバーフロ
ーしていない時、即ちレベル検出器８の出力が“０”の
時はＡ／Ｄ変換器２の出力を出力し、Ａ／Ｄ変換器２が
オーバーフローしている時、即ちレベル検出器８の出力
が“１”の時はオフセット除去装置５の出力を出力する
。
次に、比率検出器９の構成及び動作について第２図、第
３図を用いて説明する。第２図において、２０は差分検
出器であり、入力されるデータＡＩ。
３図を用いて説明する。第２図において、２０は差分検
出器であり、入力されるデータＡＩ。
Ｂｌについて各々その直前のデータＡｉ−＋、ＢＬ＋の
差分、即ちデータの変化分を検出し、Ｙｌ、 Ｙ２よ
り出力する。２１は比較器であり、端子Ａ、 Ｂに与
えられるデータの比較を行ない、その大小関係に応じて
、 Ａ＝８ ４０１＝１、Ｃ２＝Ｏ ＩＡＩ＞ＩＢＩ→ｃｔ＝ｏ、Ｃ２＝Ｏ Ｉ Ａ Ｉ ＜ ｌ Ｂ Ｉ＋Ｃ１＝Ｏ１Ｃ２＝ １と
なる出力をカウンタ２２に与える。また、レベル検出器
８の出力が“１”の時はＣＩ： １． Ｃ２＝ ０と
する。２２はアップダウンカウンタ（以下Ｕ／Ｄカウン
タと称す）で、任意のクロックを計数するものとし、禁
止入力喘子工に“１”が与えれている時にはカウント動
作を停止し、端子Ｕに“１”が与えられているときには
カウントアツプ、 ′０”の時にはカウントダウンが行
われる。
差分、即ちデータの変化分を検出し、Ｙｌ、 Ｙ２よ
り出力する。２１は比較器であり、端子Ａ、 Ｂに与
えられるデータの比較を行ない、その大小関係に応じて
、 Ａ＝８ ４０１＝１、Ｃ２＝Ｏ ＩＡＩ＞ＩＢＩ→ｃｔ＝ｏ、Ｃ２＝Ｏ Ｉ Ａ Ｉ ＜ ｌ Ｂ Ｉ＋Ｃ１＝Ｏ１Ｃ２＝ １と
なる出力をカウンタ２２に与える。また、レベル検出器
８の出力が“１”の時はＣＩ： １． Ｃ２＝ ０と
する。２２はアップダウンカウンタ（以下Ｕ／Ｄカウン
タと称す）で、任意のクロックを計数するものとし、禁
止入力喘子工に“１”が与えれている時にはカウント動
作を停止し、端子Ｕに“１”が与えられているときには
カウントアツプ、 ′０”の時にはカウントダウンが行
われる。
次にこの比率検出器の動作について説明する。
差分検出器２０では、入力されるデータの各々の差分を
検出する。つまり、第３図に示すようなデータが入力さ
れると、差分検出器２０は、乗算器７より与えられる時
系列データのうちＡ −−Ａ ｎ−＋を算出し、出力端
子Ｙ１より出力する。同様にしてＡ／Ｄ変換器２より与
えられる時系列データＢｎ−Ｂｎ−＋を算出し出力端子
Ｙにより出力する。よって、この時点でＡ／Ｄ変換器２
．３に含まれるオフセット成分が取り除かれ、端子Ｙｌ
、Ｙ２より得られる値は増幅器１による増幅率による違
いのみとなる。故にＵ／Ｄカウンタ２２の出力値とＡ／
Ｄ変換器３の出力値の乗算が乗算器７により行われ、こ
の乗算結果と、Ａ／Ｄ変換器２の出力が差分検出塁２０
を介して比較器２１に与えられ大小比較が行われる。比
較器２１において １乗算結果＋ ＜ ｌ Ａ／Ｄ変換器２出力Ｉならば ＩＡＩ＜ＩＢＩ であるため、Ｃ２＝１． ＣＩ＝０となり、Ｕ／Ｄカ
ウンタ２２がカウントアツプし、Ｕ／Ｄカウンタ１２の
出力値が大きくなる。すると、乗算器７の出力値も大き
くなり、そのうちにＡ＝Ｂとなる。Ａ＝ＢとなるとＣ１
＝１． Ｃ２＝ＯとなるのでＵ／Ｄカウンタ２２はカ
ウントを停止するので、 （乗算結果）＝ （Ａ／Ｄ変
換器２出力）の状態が保持される。
検出する。つまり、第３図に示すようなデータが入力さ
れると、差分検出器２０は、乗算器７より与えられる時
系列データのうちＡ −−Ａ ｎ−＋を算出し、出力端
子Ｙ１より出力する。同様にしてＡ／Ｄ変換器２より与
えられる時系列データＢｎ−Ｂｎ−＋を算出し出力端子
Ｙにより出力する。よって、この時点でＡ／Ｄ変換器２
．３に含まれるオフセット成分が取り除かれ、端子Ｙｌ
、Ｙ２より得られる値は増幅器１による増幅率による違
いのみとなる。故にＵ／Ｄカウンタ２２の出力値とＡ／
Ｄ変換器３の出力値の乗算が乗算器７により行われ、こ
の乗算結果と、Ａ／Ｄ変換器２の出力が差分検出塁２０
を介して比較器２１に与えられ大小比較が行われる。比
較器２１において １乗算結果＋ ＜ ｌ Ａ／Ｄ変換器２出力Ｉならば ＩＡＩ＜ＩＢＩ であるため、Ｃ２＝１． ＣＩ＝０となり、Ｕ／Ｄカ
ウンタ２２がカウントアツプし、Ｕ／Ｄカウンタ１２の
出力値が大きくなる。すると、乗算器７の出力値も大き
くなり、そのうちにＡ＝Ｂとなる。Ａ＝ＢとなるとＣ１
＝１． Ｃ２＝ＯとなるのでＵ／Ｄカウンタ２２はカ
ウントを停止するので、 （乗算結果）＝ （Ａ／Ｄ変
換器２出力）の状態が保持される。
また逆に
１乗算結果＋＞＋Ａ／Ｄ変換器２出力１ならば
ＩＡＩ＞ＩＢＩ
であるため、Ｃ２＝０． ＣＩ＝０となり、Ｕ／Ｄカ
ウンタ２２が徐々にカウントダウンして出力値が小さく
なり、同様にしてそのうちにＡ＝Ｂとなる。
ウンタ２２が徐々にカウントダウンして出力値が小さく
なり、同様にしてそのうちにＡ＝Ｂとなる。
Ａ＝Ｂとなると、前述のとおりＵ／Ｄカウンタ２２がカ
ウントを停止し、 （乗算結果）＝ （Ａ／Ｄ変換器２
出力）の状態が保持される。
ウントを停止し、 （乗算結果）＝ （Ａ／Ｄ変換器２
出力）の状態が保持される。
このようにして増幅器１の増幅率が正確に求められ、乗
算器７の出力は、ＬＰＦ１３出力を増幅器１と全く同一
特性を有する増幅器を介してＡ／Ｄ変換器３に入力した
場合と同じ値となる。従って入力レベルが低くＡ／Ｄ変
換器２がオーバーフローしない状態ではＡ／Ｄ変換器２
の出力をそのままディジタル出力とすることができ、Ａ
／Ｄ変換器２の出力がオーバーフローした場合にハＡ
／ Ｄ変換器３の出力を乗算器７を用いて乗算し、オフ
セットを調整した出力をセレクタ１０によって選択して
出力することにより分解能が高くない２つのＡ／Ｄ変換
器を用いて高精度のＡ／Ｄ変換を行うことができる。
算器７の出力は、ＬＰＦ１３出力を増幅器１と全く同一
特性を有する増幅器を介してＡ／Ｄ変換器３に入力した
場合と同じ値となる。従って入力レベルが低くＡ／Ｄ変
換器２がオーバーフローしない状態ではＡ／Ｄ変換器２
の出力をそのままディジタル出力とすることができ、Ａ
／Ｄ変換器２の出力がオーバーフローした場合にハＡ
／ Ｄ変換器３の出力を乗算器７を用いて乗算し、オフ
セットを調整した出力をセレクタ１０によって選択して
出力することにより分解能が高くない２つのＡ／Ｄ変換
器を用いて高精度のＡ／Ｄ変換を行うことができる。
第４図は比率検出器９の他の実施例を示したブロック図
である。この図において第２図と同一の機能を有するも
のについては同一の符号を付し詳細な説明は省略する。
である。この図において第２図と同一の機能を有するも
のについては同一の符号を付し詳細な説明は省略する。
２５は極値検出器であり、端子Ａ、 Ｂより入力され
る各々の入力の極大値と極小値の差を検出し出力する。
る各々の入力の極大値と極小値の差を検出し出力する。
即ち、第３図に示すような波形が入力されると、Ａ４＊
Ａ”ｌｊ、Ａｌａ＊Ａ２３．・・・の極大値とＡｓ
ｓ Ａ Ｉｓ＊ Ａ ｌ＠＋ ・・・の極小値と
を検出し、その差、即ち、Ａ ａ −Ａ＠、Ａ ｓ −
ＡＴ。
Ａ”ｌｊ、Ａｌａ＊Ａ２３．・・・の極大値とＡｓ
ｓ Ａ Ｉｓ＊ Ａ ｌ＠＋ ・・・の極小値と
を検出し、その差、即ち、Ａ ａ −Ａ＠、Ａ ｓ −
ＡＴ。
Ａｖ Ａｌ５ｓ ・・・を算出し出力するものであ
る。このように、極値の差を取り出すようにしているた
め、Ａ／Ｄ変換器２．３に含まれるオフセット成分はこ
の段階で取り除かれ、端子Ｙｌ、Ｙ２より得られる値は
増幅器１による増幅率による違いのみとなる。しかも、
第２図の場合と比較して、通常Ａ４−Ａｓ、 Ａｓ
ＡＴ、 Ａｔ−Ａｌａ、 ・・・の値の方がＡ、
−Ａｓ、 Ａ ｓ Ａｓｓ Ａ ａ −ＡＴ、
＝より大きくなるため、より精度の高い大小比較が可
能となる。以下、第２図の場合と同様の動作を行ない、
乗算器７の出力は、ＬＰＦ１３出力を増幅器１と全く同
一特性を有する増幅器を介してＡ／Ｄ変換器３に入力し
た場合と同じ値となる。
る。このように、極値の差を取り出すようにしているた
め、Ａ／Ｄ変換器２．３に含まれるオフセット成分はこ
の段階で取り除かれ、端子Ｙｌ、Ｙ２より得られる値は
増幅器１による増幅率による違いのみとなる。しかも、
第２図の場合と比較して、通常Ａ４−Ａｓ、 Ａｓ
ＡＴ、 Ａｔ−Ａｌａ、 ・・・の値の方がＡ、
−Ａｓ、 Ａ ｓ Ａｓｓ Ａ ａ −ＡＴ、
＝より大きくなるため、より精度の高い大小比較が可
能となる。以下、第２図の場合と同様の動作を行ない、
乗算器７の出力は、ＬＰＦ１３出力を増幅器１と全く同
一特性を有する増幅器を介してＡ／Ｄ変換器３に入力し
た場合と同じ値となる。
次にオフセット除去装置５の入出力について説明する。
オフセット検出器１２は、端子Ａ、 Ｂに与えられる
信号の差をとり端子Ｙより出力する。
信号の差をとり端子Ｙより出力する。
即ち、
Ｙ＝Ａ−Ｂ
・・・（１）となる。まず、オフセット除去装置５の入
力は、仮にＡ／Ｄ変換器２．３にオフセットがないもの
であればほとんど同一のデータが入力されるはずである
。しかし、実際にはＡ／Ｄ変換器２，３にはオフセット
があるので、オフセット検出器１２の端子Ａ、 Ｂに
は直流レベルの異なったほぼ同一振幅の信号が入力され
ることになる。故に、オフセット検出″”ａ ｌ ２の
端子Ｙには直流レベルの差が現われる。この値を加算器
１１によってレベル調整器４出力に加算するので、Ａ／
Ｄ変換器２出力とレベル調整器４出力のオフセットレベ
ルは揃うことになる。
・・・（１）となる。まず、オフセット除去装置５の入
力は、仮にＡ／Ｄ変換器２．３にオフセットがないもの
であればほとんど同一のデータが入力されるはずである
。しかし、実際にはＡ／Ｄ変換器２，３にはオフセット
があるので、オフセット検出器１２の端子Ａ、 Ｂに
は直流レベルの異なったほぼ同一振幅の信号が入力され
ることになる。故に、オフセット検出″”ａ ｌ ２の
端子Ｙには直流レベルの差が現われる。この値を加算器
１１によってレベル調整器４出力に加算するので、Ａ／
Ｄ変換器２出力とレベル調整器４出力のオフセットレベ
ルは揃うことになる。
このオフセット除去装置５の出力と、Ａ／Ｄ変換器２の
出力とをレベル検出器８出力に基づいてセレクタ１０が
出力するようにしているため、複数個のオフセットのあ
るＡ／Ｄ変換器を用いても安定して高分解能のＡ／Ｄ変
換を行なうことができ、しかも、オフセットレベルを一
方に合わせ込むようにしているためにアナログ入力とし
て直流が与えられた場合にも正しくディジタルの直流値
を出力するものである。
出力とをレベル検出器８出力に基づいてセレクタ１０が
出力するようにしているため、複数個のオフセットのあ
るＡ／Ｄ変換器を用いても安定して高分解能のＡ／Ｄ変
換を行なうことができ、しかも、オフセットレベルを一
方に合わせ込むようにしているためにアナログ入力とし
て直流が与えられた場合にも正しくディジタルの直流値
を出力するものである。
なお、以上の実施例においては、アナログ入力を増幅し
てＡ／Ｄ変換器２に入力するようにしているが、Ａ／Ｄ
変換器２に対しては直接入力し、Ａ／Ｄ変換器３に対し
て減衰器を用いて減衰させた信号を入力するようにして
も良い。また、Ａ／Ｄ変換器についても１６ビツトのも
のに限ったものではなく、また、上記の実施例では２個
を用いているが３個以上のＡ／Ｄ変換器を用い、各々に
異なったレベルのアナログ入力を加えるようにしても良
い。また、オフセットの補正をレベル調整器４の出力に
対して行なうようになっているが、無給、Ａ／Ｄ変換器
２の出力に対して行なっても良い。また、極値検出器２
５については、極大値と極小値の差を求め、そのまま出
力するようにしているが、極大値と極小値の差の平均値
を求めて出力するようにしても良いことは言うまでもな
い。
てＡ／Ｄ変換器２に入力するようにしているが、Ａ／Ｄ
変換器２に対しては直接入力し、Ａ／Ｄ変換器３に対し
て減衰器を用いて減衰させた信号を入力するようにして
も良い。また、Ａ／Ｄ変換器についても１６ビツトのも
のに限ったものではなく、また、上記の実施例では２個
を用いているが３個以上のＡ／Ｄ変換器を用い、各々に
異なったレベルのアナログ入力を加えるようにしても良
い。また、オフセットの補正をレベル調整器４の出力に
対して行なうようになっているが、無給、Ａ／Ｄ変換器
２の出力に対して行なっても良い。また、極値検出器２
５については、極大値と極小値の差を求め、そのまま出
力するようにしているが、極大値と極小値の差の平均値
を求めて出力するようにしても良いことは言うまでもな
い。
発明の効果
以上のべたように本発明は、複数のＡ／Ｄ変換器を用い
て低レベル時には各々の出力を一致させるようにレベル
調整を行い、入力レベルが高いＡ／Ｄ変換器の出力を選
択すると共にレベルが低くなれば入力レベルが低いＡ／
Ｄ変換器のレベル調整した出力をＡ／Ｄ変換出力として
いる。そして個々のＡ／Ｄ変換器のオフセットレベルの
影響を受けることなくレベル調整を行なうことができ、
また、レベル調整を行なった後に個々のＡ／Ｄ変換器の
オフセットレベルをそろえるようにしているため、直流
信号のＡ／Ｄ変換を行なうこともでき、高分解能のＡ／
Ｄ変換装置を低分解能のＡ／Ｄ変換器を用いて実現する
ことができるという優れた効果を有するものである。
て低レベル時には各々の出力を一致させるようにレベル
調整を行い、入力レベルが高いＡ／Ｄ変換器の出力を選
択すると共にレベルが低くなれば入力レベルが低いＡ／
Ｄ変換器のレベル調整した出力をＡ／Ｄ変換出力として
いる。そして個々のＡ／Ｄ変換器のオフセットレベルの
影響を受けることなくレベル調整を行なうことができ、
また、レベル調整を行なった後に個々のＡ／Ｄ変換器の
オフセットレベルをそろえるようにしているため、直流
信号のＡ／Ｄ変換を行なうこともでき、高分解能のＡ／
Ｄ変換装置を低分解能のＡ／Ｄ変換器を用いて実現する
ことができるという優れた効果を有するものである。
第１図は本発明によるＡ／Ｄ変換装置の実施例を示すブ
ロック図、第２図は比率検出器９の具体例を示すブロッ
ク図、第３図はＡ／Ｄ変換器２゜３の出力波形図、第４
図は比率検出器９の他の具体例を示すブロック図、第５
図は従来より用いられるＡ／Ｄ変換器を表すブロック図
である。 １・・・増幅器、２．３・・・Ａ／Ｄ変換器、４・・・
レベル調整器、 ５・・・オフセット除去装置、７・
・・乗算器、 ８・・・レベル検出器、 ９・・・
比率検出器、 １０・・・セレクタ、 １１・・・
加算器、１２・・・オフセット検出器、 ２０・・・
差分検出器、２１・・・比較器、 ２２・・・アップ
ダウンカウンタ、２５・・・極値検出器。 代理人の氏名 弁理士 粟野 重孝 はか１名シ１トー
＋：；ｙ＋ン１．４≧ヨド］（；ごＩＩＩ
トドＱ’ｈ会 第２図 第 ３！！ｉ！Ｔ 第４図 第５図
ロック図、第２図は比率検出器９の具体例を示すブロッ
ク図、第３図はＡ／Ｄ変換器２゜３の出力波形図、第４
図は比率検出器９の他の具体例を示すブロック図、第５
図は従来より用いられるＡ／Ｄ変換器を表すブロック図
である。 １・・・増幅器、２．３・・・Ａ／Ｄ変換器、４・・・
レベル調整器、 ５・・・オフセット除去装置、７・
・・乗算器、 ８・・・レベル検出器、 ９・・・
比率検出器、 １０・・・セレクタ、 １１・・・
加算器、１２・・・オフセット検出器、 ２０・・・
差分検出器、２１・・・比較器、 ２２・・・アップ
ダウンカウンタ、２５・・・極値検出器。 代理人の氏名 弁理士 粟野 重孝 はか１名シ１トー
＋：；ｙ＋ン１．４≧ヨド］（；ごＩＩＩ
トドＱ’ｈ会 第２図 第 ３！！ｉ！Ｔ 第４図 第５図
Claims (3)
- （１）アナログ入力信号をレベルの異なる複数の信号に
変換するレベル変換手段と、 前記レベル変換手段の相異なるレベルのアナログ出力信
号をディジタル信号に変換する複数個のＡ／Ｄ変換器と
、 前記複数個のＡ／Ｄ変換器出力を入力とし、該入力の比
率を検出する比率検出手段及びいずれかのＡ／Ｄ変換出
力と該比率を乗じる乗算器を含み、前記各Ａ／Ｄ変換器
の出力レベルと同一とするべく調整して出力するレベル
調整手段と、 前記レベル調整手段より得られる複数個の出力のオフセ
ットレベルを検出するオフセット検出器と、 前記オフセット検出器出力を前記レベル調整手段より得
られる複数個の出力に加算することによりオフセットレ
ベルの補正を行なう加算手段と、前記複数個のＡ／Ｄ変
換器出力に基づき選択的に前記加算手段より得られる出
力を取り出しＡ／Ｄ変換出力とするセレクタとを具備す
ることを特徴とするＡ／Ｄ変換装置。 - （２）比率検出手段は、複数個のＡ／Ｄ 変換器出力の各々の変化量を検出し、該変化量に基づき
比率を検出するものであることを特徴とする請求項１記
載のＡ／Ｄ変換装置。 - （３）比率検出手段は、複数個のＡ／Ｄ 変換器出力の各々の極小値と極大値を検出してその差を
取り出すことにより比率を検出するものであることを特
徴とする請求項１記載のＡ／Ｄ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1124874A JPH0779242B2 (ja) | 1989-05-18 | 1989-05-18 | Ａ／ｄ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1124874A JPH0779242B2 (ja) | 1989-05-18 | 1989-05-18 | Ａ／ｄ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02305027A true JPH02305027A (ja) | 1990-12-18 |
| JPH0779242B2 JPH0779242B2 (ja) | 1995-08-23 |
Family
ID=14896235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1124874A Expired - Fee Related JPH0779242B2 (ja) | 1989-05-18 | 1989-05-18 | Ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0779242B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010226681A (ja) * | 2009-03-25 | 2010-10-07 | Fujitsu Semiconductor Ltd | オフセット校正回路、オフセット校正方法およびシステム |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58109925A (ja) * | 1981-12-23 | 1983-06-30 | Mitsubishi Electric Corp | アナログ・デイジタル変換デ−タ読込み回路 |
| JPS60141023A (ja) * | 1983-12-28 | 1985-07-26 | Nec Corp | アナログ・デイジタル変換記憶装置 |
| JPS6153829A (ja) * | 1984-08-23 | 1986-03-17 | Iwatsu Electric Co Ltd | Ａ／ｄ変換器のオフセツト補正回路 |
-
1989
- 1989-05-18 JP JP1124874A patent/JPH0779242B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58109925A (ja) * | 1981-12-23 | 1983-06-30 | Mitsubishi Electric Corp | アナログ・デイジタル変換デ−タ読込み回路 |
| JPS60141023A (ja) * | 1983-12-28 | 1985-07-26 | Nec Corp | アナログ・デイジタル変換記憶装置 |
| JPS6153829A (ja) * | 1984-08-23 | 1986-03-17 | Iwatsu Electric Co Ltd | Ａ／ｄ変換器のオフセツト補正回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010226681A (ja) * | 2009-03-25 | 2010-10-07 | Fujitsu Semiconductor Ltd | オフセット校正回路、オフセット校正方法およびシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0779242B2 (ja) | 1995-08-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH10513322A (ja) | ワイド・ダイナミック・レンジ・アナログ・ディジタル変換 | |
| EP0351788B1 (en) | Analog-to-digital converting system | |
| US6900750B1 (en) | Signal conditioning system with adjustable gain and offset mismatches | |
| JPH09199961A (ja) | Ａｇｃ装置 | |
| JPH10145231A (ja) | Ａ／ｄ変換装置及びｄ／ａ変換装置におけるデータ補正方法 | |
| JP4238200B2 (ja) | 自動利得制御装置 | |
| JPH02305027A (ja) | Ａ／ｄ変換装置 | |
| JPH0227813A (ja) | Ａ／ｄ変換装置 | |
| US7154424B2 (en) | Digital equalization apparatus | |
| US6748038B1 (en) | Method and circuit for determining signal amplitude | |
| US6449020B1 (en) | Chrominance signal amplitude regulation device | |
| JPH02207619A (ja) | Ａ／ｄ変換装置 | |
| JPH02209017A (ja) | Ａ／ｄ変換装置 | |
| JP2771704B2 (ja) | 自動利得制御回路 | |
| JPH0915266A (ja) | 測定装置 | |
| JPH066227A (ja) | アナログ−デジタルコンバータ | |
| JPH04172824A (ja) | Ａ／ｄ変換装置 | |
| JPH0423514A (ja) | Ａ／ｄ変換装置 | |
| JPS5846707A (ja) | 出力レベル制御回路 | |
| JPH02209018A (ja) | Ａ／ｄ変換装置 | |
| JPS61135207A (ja) | Ａｍ信号発生装置 | |
| JPH11146231A (ja) | 信号処理装置 | |
| JPH0157308B2 (ja) | ||
| JPH01101734A (ja) | 信号変換回路 | |
| JPH09135134A (ja) | ゲイン設定方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070823 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080823 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |