JPS6154657A - 混成集積回路 - Google Patents
混成集積回路Info
- Publication number
- JPS6154657A JPS6154657A JP59176213A JP17621384A JPS6154657A JP S6154657 A JPS6154657 A JP S6154657A JP 59176213 A JP59176213 A JP 59176213A JP 17621384 A JP17621384 A JP 17621384A JP S6154657 A JPS6154657 A JP S6154657A
- Authority
- JP
- Japan
- Prior art keywords
- hybrid integrated
- integrated circuit
- conductor
- resistor
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/80—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple passive components, e.g. resistors, capacitors or inductors
- H10D86/85—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple passive components, e.g. resistors, capacitors or inductors characterised by only passive components
Landscapes
- Parts Printed On Printed Circuit Boards (AREA)
- Non-Adjustable Resistors (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は能動素子、受動素子を搭載して成る混成集積回
路用膜基板に関する。
路用膜基板に関する。
混成集積回路に用いる膜基板に於いて現在最も一般的な
構造を第一図に示す。製造方法としてはセラミック基板
１上に第一導体層２．絶縁層３゜第二導体層４．抵抗体
５．保護ガラス層６の順に各々厚膜ペースト全印刷、乾
燥、焼成して形成するのが一般的である。
構造を第一図に示す。製造方法としてはセラミック基板
１上に第一導体層２．絶縁層３゜第二導体層４．抵抗体
５．保護ガラス層６の順に各々厚膜ペースト全印刷、乾
燥、焼成して形成するのが一般的である。
近年混成集積回路の小型化の要求は一層強くなって来て
おり、従って配線密度を高くすることが必要となる。然
し乍ら従来の膜基板では抵抗体上に多層配線する事は抵
抗値の変動が大きく採用出来なかった。この事は小型化
高密度配線を行なう上で大きな制約となっている。
おり、従って配線密度を高くすることが必要となる。然
し乍ら従来の膜基板では抵抗体上に多層配線する事は抵
抗値の変動が大きく採用出来なかった。この事は小型化
高密度配線を行なう上で大きな制約となっている。
本発明の目的は厚膜抵抗体上の多層配線全可能にし高密
度配線を有する膜基板を提供する事にある。
度配線を有する膜基板を提供する事にある。
本発明の構成は第一導体、抵抗体を従来の厚膜技術で形
成した後絶縁層及び保護層に樹脂ペースト、第二導体は
エポキシ系Ａｇペースト、ヲそれぞれ印刷し低温キスア
を行ない多層配線全形成するものである。
成した後絶縁層及び保護層に樹脂ペースト、第二導体は
エポキシ系Ａｇペースト、ヲそれぞれ印刷し低温キスア
を行ない多層配線全形成するものである。
本発明の構成によれば多層部全低温で形成出来るので厚
膜抵抗体の抵抗値の変動を生じる事がないので、厚膜抵
抗体上にも多層配線を形成する事が可能となった。
膜抵抗体の抵抗値の変動を生じる事がないので、厚膜抵
抗体上にも多層配線を形成する事が可能となった。
本発明の実施例を図面を用いて詳細に説明する。
第二図に示す如く、第１導体１．抵抗体５を従来の厚膜
技術により形成する次に樹脂ベースｉ印刷しキュアを行
ない絶縁層７を形成、エポキシ系Ａｇペーストｉ印刷し
キュアを行ない第二導体８を形成する。最後に樹脂ベー
スｌ印刷しキー７を行ない保護層９を形成し配線を保護
する。
技術により形成する次に樹脂ベースｉ印刷しキュアを行
ない絶縁層７を形成、エポキシ系Ａｇペーストｉ印刷し
キュアを行ない第二導体８を形成する。最後に樹脂ベー
スｌ印刷しキー７を行ない保護層９を形成し配線を保護
する。
なお、抵抗値精度が必要な場合は絶縁層を形成する前に
予め抵抗トリミングを行なう。
予め抵抗トリミングを行なう。
混成集積回路用膜基板に於いて従来厚膜抵抗体上に多層
配線を形成する事は抵抗値の変動を招き採用出来なかっ
たが、本発明の如く絶縁層多層配線に低温で焼成が可能
な樹脂系の絶縁性ペースト。
配線を形成する事は抵抗値の変動を招き採用出来なかっ
たが、本発明の如く絶縁層多層配線に低温で焼成が可能
な樹脂系の絶縁性ペースト。
導電性ペーストラ用いる事により、抵抗体上の多層配線
が可能となり、ｃｐ高密度配線を有する混成集積回路装
置が得られる。又本発明は薄膜基板への応用も可能であ
る。
が可能となり、ｃｐ高密度配線を有する混成集積回路装
置が得られる。又本発明は薄膜基板への応用も可能であ
る。
第１図は従来厚膜基板の断面図、第２図は本発明の膜基
板の断面図である。 １・・・セラミック基板、２・・・第１導体（ＡｇＰｄ
） 。 ３・・・絶縁ガラス、４・・・第二導体（ＡｇＰｄ）
、 ５・・・抵抗体、６・・・保護ガラス、７・・・
絶縁樹膜、８・・・第二導体（エポキシ系Ａｇペースト
）、９・・・保護樹脂。
板の断面図である。 １・・・セラミック基板、２・・・第１導体（ＡｇＰｄ
） 。 ３・・・絶縁ガラス、４・・・第二導体（ＡｇＰｄ）
、 ５・・・抵抗体、６・・・保護ガラス、７・・・
絶縁樹膜、８・・・第二導体（エポキシ系Ａｇペースト
）、９・・・保護樹脂。
Claims (1)
- 混成集積回路用膜基板に於いてセラミック基板に形成し
た導体及び抵抗体上に樹脂絶縁層を設け前記絶縁層上に
エポキシ系導電性ペーストで配線を形成したことを特徴
とする混成集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59176213A JPS6154657A (ja) | 1984-08-24 | 1984-08-24 | 混成集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59176213A JPS6154657A (ja) | 1984-08-24 | 1984-08-24 | 混成集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6154657A true JPS6154657A (ja) | 1986-03-18 |
Family
ID=16009598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59176213A Pending JPS6154657A (ja) | 1984-08-24 | 1984-08-24 | 混成集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6154657A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013126270A1 (en) * | 2012-02-20 | 2013-08-29 | Apple Inc. | Method for creating resistive pathways |
-
1984
- 1984-08-24 JP JP59176213A patent/JPS6154657A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013126270A1 (en) * | 2012-02-20 | 2013-08-29 | Apple Inc. | Method for creating resistive pathways |
| US8687369B2 (en) | 2012-02-20 | 2014-04-01 | Apple Inc. | Apparatus for creating resistive pathways |
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