JPS6023379B2 - デ−タ処理システム - Google Patents

Description

【発明の詳細な説明】 本発明は、記憶装置の読出情報について誤り訂正機能を
有するデータ処理システムに関するものである。

近年、記憶装置の大容量化に伴い、記憶装置の信頼性向
上が必須になってきている。

記憶媒体からの読出情報に対して、ハミング検査回路と
誤り訂正回路を設けて、１ビットエラーの修正と２ビー
ットェラーの検出を行なう方式は、信頼性向上に大いに
寄与するため、広く用いられている。しかしながら、こ
の検査回路を設けることによって新たに発生した問題は
、検査回路の時間遅れである。たとえば、６４ビットの
情報ビットに対して、８ビットの冗長ビットを設けたハ
ミング検査回路では、排他的論理和ゲート５段を必要と
するため、記憶装置の性能低下を招くという大きな欠点
を有している。この欠点を解決するために、従来、記憶
媒体からの読出情報は、検査結果を待たずにデータ処理
装置へ送出する方式が提案されている。

たとえば、記憶装置はデータ処理装置へ謙出情報を送出
した後で謙出情報の検査を実行し、訂正可能なエラーが
検出された場合には、記憶装置からデータ処理装置に訂
正箇所の指定信号を送出して、データ処理装置内で読出
情報の誤り訂正を行わせる方式や、同じように謙出情報
の送出後に読出情報の検査を実行して、訂正可能なエラ
ーが検出された場合には、その旨を記憶装置からデータ
処理装置に報告するとともに以後の読出情報は常に検査
回路と誤り訂正回路を通るようにする方式などである。

しかしながら、前者の方式は、データ処理装置において
記憶装置から送出されて来た読出情報を演算器などで使
用し始めた後に訂正箇所指定信号が記憶装置から送出さ
れて来るため処理の続行を一時的Ｋ中断して誤り訂正を
行ないその後再び処理を続行するという複雑な制御が必
要となる。さらに、命令の先行制御を行なっている大形
電子計算機においては、制御の複雑であるという理由で
、本方式は実現不可能である。また、後者の方式は、訂
正可能なエラーが発生した場合、データ処理装置は、前
者の方式と同じく、装置の中断処び続行という複雑な制
御が必要になる欠点を有し、さらには、訂正可能なエラ
ーの発生後は、常に検査回路と誤り訂正回路を有効とす
るため、一回しかエラーが発生しない場合でも、以後の
記憶装置の性能は大中に低下してしまうという欠点をも
有している。

そこで本発明の目的は、読出情報の検査回路による性能
低下を最小限に抑え、かつ、処理装置における装置の中
断及び続行という複雑な制御をなくし、さらに、先行制
御などの複雑な制御を行なっている大形電子形算機にも
容易に適用可能な新しいエラー回復方式を提供すること
にある。

本発明では、処理装置は誤った処理の再試行機能を有し
、記憶装置はその読出情報の誤り検出及び訂正機能を有
する。記憶装置からの謙出情報は、通常、その中に誤り
があるか杏かにかかわらずそのまま処理装置へ送るが、
これと同時に誤りの有無を検出する。ここで誤りが検出
されたら、処理装置におけるそれまでの装置を中断させ
、再試行を指示する。この再試行においては、記憶装置
は再読出しを実行する。この再読出しにおいて、読出情
報について誤りの有無を検出し、誤りがなければそのま
ま、訂正可能な誤りが検出されたら訂正のうえ、読出情
報を処理装置へ送る。またここで、もし訂正不可能な誤
りが検出されたら処理装置に再試行を指示し、記憶装置
の再読出しを再び実行する。以下、第１図に示した一実
施例により本発明を説明する。

第１図では、デ−タ処理装置の一例である中央処理装置
（以下ｃｐｕ）と記憶装置（以下ＭＳ）で構成されたデ
ータ処理システムの場合を示している。第１図において
、ｃｐｕからのアクセス要求１によって読出された記憶
部１１からの読出情報３は、検査回路１２と誤り訂正回
路１３に入力される。

しかし通常時は、再試行制御回路１４からの再試行信号
２が“０”となっているので、誤り訂正回路１３は無効
となり、同回路に入力された前記読世情報３は、検査回
路１２から送られてくる誤りの状態を示すシンドローム
ビット４の確定を待たずに、そのままＭＳの読出情報５
としてｃｐｕへ送られ、処理される。また、これと並行
して、前記読出情報３は検査回路１２で検査され、もし
エラーが検出された時は、ｃｐｕの再試行制御回路１４
へエラー信号６が送られ、ｃｐｕでの前記処理の再試行
が指示される。

この再試行の中でＣＰＵは、再試行制御回路１４からの
再試行信号２を‘１’にするとともに、同回路からの再
試行指令信号７によってアクセス発生回路１５を起動し
、ｃｐｕからＭＳのアクセス受付回路１６ヘアクセス要
求１を送る。この時、アクセス要求１がＭＳに送られる
と、通常時と同じように、読出情報３が記憶部１１から
謙出されて、検査回路１２と譲り訂正回路１３に入力さ
れる。しかし、この時は、前記再試行信号２が‘１’と
なっているので、誤り訂正回路１３が有効となり、同回
路に入力された前記読出情報３は、検査回路１２から送
られてくるシンドロームビット４の確定を待ち、もし同
ビット４が訂正可能な誤りを示している場合は、誤り訂
正したうえで、それ以外の場合はそのまま、ＭＳの競出
情報５としてｃｐｕへ送られ処理される。そして、この
時検査回路１２は、誤り訂正回路１３で訂正不可能なエ
ラーが検出された場合、ｃｐｕの再試行制御回路１４へ
エラー信号６を送り、再びＣＰＵに再試行を指示する。
これ以後も前記と同様の動作を繰り返し、訂正不可能な
エラーが検出される場合には必要に応じて所定の回数、
再試行がくりかえされる。この様に、通常時は誤り訂正
回路１３を無効とし、データ処理装置が有する再試行機
能を使って、検査回路１２からのエラー信号によって再
試行を実行する。

そしてこのときのみ誤り訂正回路１３を有効とすること
により、読出情報の検査回路１２による性能低下を最小
限に抑えることができる。またＭＳの読出情報にエラー
があった場合、処理の中断、読出情報の訂正、処理の技
術という過程を経るのではなく、処理の中断、処理の再
試行（記憶装置の議出し及び読出清報の訂正を含んでい
る）という非常に制御が簡単な過程を摩るので、先行制
御などの複雑な制御を行なっている大形システムに容易
に適用可能である。

【図面の簡単な説明】

第１図は本発明の一実施例を示したブロック図である。 第１図において、１１・・・・・・記憶部、１２・・・
・・・検査回路、１３・・・…誤り訂正回路、１４・・
・・・・再試行制御回路、１５・・・・・・アクセス発
生回路、１６・・・・・・アクセス受付回路。葵′図

Claims (1)

【特許請求の範囲】
1. １ 誤つた処理の再試行機能を有する処理装置と、当該
   処理装置からのアクセス要求を受ける記憶装置であつて
   その読出情報の誤り検出及び訂正機能を有するものとを
   含むデータ処理システムにおいて、記憶装置の読出情報
   を通常その中に誤りがあるか否かにかかわらず処理装置
   に送るとともに誤りの有無を検出し、もし誤りが検出さ
   れたら処理装置におけるそれまでの処理を中断させ処理
   装置に再試行を実行させる手段と、処理装置の再試行に
   おいて記憶装置に再読出しを実行させる手段と、当該再
   読出しで得られた記憶装置の読出情報について誤りの有
   無を検出し、誤りがなければそのまま、訂正可能な誤り
   が検出されたら訂正のうえ、読出情報を処理装置へ送り
   、訂正不可能な誤りが検出されたら処理装置に再試行を
   指示する手段とを設けたことを特徴とするデータ処理シ
   ステム。