JPS6155689B2 - - Google Patents
Info
- Publication number
- JPS6155689B2 JPS6155689B2 JP56132305A JP13230581A JPS6155689B2 JP S6155689 B2 JPS6155689 B2 JP S6155689B2 JP 56132305 A JP56132305 A JP 56132305A JP 13230581 A JP13230581 A JP 13230581A JP S6155689 B2 JPS6155689 B2 JP S6155689B2
- Authority
- JP
- Japan
- Prior art keywords
- coefficient
- multiplier
- digital signal
- signal sequence
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computational Mathematics (AREA)
- Computing Systems (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Mathematical Physics (AREA)
- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Description
本発明はデイジタル乗算回路に係り、乗算係数
を整数と小数との和又は差で表わし、整数部分に
ついては例えばビツトシフトを行ない、かつ、小
数部分については乗算器で乗算した後両者を演算
することにより、ビツト数の少ない乗算器でも乗
算による演算誤差が殆どなく、係数量子化誤差を
大幅に低減し得るデイジタル乗算回路を提供する
ことを目的とする。 一般にパルス符号変調（PCM）信号などの離
散的デイジタル信号系列を記録、再生するシステ
ムなどにおいては、離散的デイジタル信号系列の
レベルや周波数特性を変更するために、デイジタ
ルフイルタ、レベル減衰器、減衰等化器などを使
用するが、これらのデイジタル信号処理回路では
特にデイジタル乗算処理という極めて重要な基本
演算を必要とする。このデイジタル乗算処理を行
なうデイジタル乗算回路には、大規模集積回路
（LSI）によるデイジタル乗算器（以下、単に乗
算器という）が必要であるが、この乗算器のビツ
ト数は限られているため、有限語長演算が必要と
なる。 第１図は従来のデイジタル乗算回路の一例のブ
ロツク系統図を示す。同図中、入力端子１に入来
した離散的デイジタル信号系列は乗算器２に供給
され、ここで係数器３よりの係数と乗算された後
出力端子４へ出力される。いま、時刻nTにおけ
る入力離散的デイジタル信号系列をｘo、時刻nT
における出力離散的デイジタル信号系列をｙo、
更に係数をａとするとｙoは次式で表わされる。
ただし、Ｔは離散的デイジタル信号系列ｘo、ｙo
の標本化時間を示す。 ｙo＝ａ・ｘo (1) (1)式中、係数ａはその語長をＮとすると例えば
次式の補数表示で表わされる。 ただし、(2)式中、βpはモースト・シグニフイ
カント・ビツト（MSB）の符号ビツト（極性ビ
ツト）の値を示し、βjはMSB以外の各ビツトの
値を示し、いずれも０か１である。 ここで、係数ａは10進数をデイジタル数値（通
常は２の補数表示による値）で表わしたものであ
り、しかも語数がＮで示す如く限られているた
め、10進数を正確に表現できない場合がある。す
なわち、係数を有限語長で量子化するために量子
化誤差が生ずることになる。 これを具体的に説明するに、例えば係数a1を
1.03125、a2を1.25とすると、これらを２の補数
表示で表わすと となる。ただし、(3)式その他では固定小数点表示
であり、ビツトパターンに直したときの正規化の
最大値は２である。従つて、係数ａの語長Ｎが７
ビツトである場合は問題とならないが、Ｎが４ビ
ツトである場合は で表わされることになり、(4)式を10進数で表現す
るとa1は1.0、a2は1.25となり、a1の値が本来の値
1.03125とは異なつたものとして表わされてしま
うことになる。 従つて、従来はこの係数量子化誤差を所定の範
囲内に抑制するために係数の語長Ｎを大にしなけ
ればならず、このため乗算器の乗算語長が制限さ
れている場合には、デイジタル乗算回路の規模を
大にしなければならず、大型で、また高価となる
という欠点があつた。 本発明は上記の欠点を除去したものであり、以
下第２図及び第３図と共にその各実施例について
説明する。 第２図は本発明になるデイジタル乗算回路の第
１実施例のブロツク系統図を示す。同図中、入力
端子５に入来した離散的デイジタル信号系列は乗
算器６に供給され、ここで係数器７よりの係数α
iと乗算される一方、後記するシフトレジスタ９
に供給される。上記係数αiは次の演算アルゴリ
ズムに則つて定められる。入力離散的デイジタル
信号系列ｘoに乗算されるべき係数を(2)式で示す
如くａとすると、これを整数と小数との和又は差
で表わす。 ａ＝±Ｌ±α (5) ただし、(5)式中Ｌは整数、αは小数である。(5)
式を更に書き改めて次式を得る。 ａ＝±Ｌ±（２i・α）・２-i (6) (6)式からわかるように、係数ａと離散的デイジ
タル信号系列ｘoとを乗算する場合は、整数Ｌに
ついてはビツトシフトの選択で実現でき、また２
-iの乗算はｉビツト右へシフトすればよいから、
乗算動作は実質上２i・αだけの問題と考えてよ
く、この２i・αが前記αiである。 このことにつき、更に具体例と共に説明する。
いま(3)式の係数a1を離散的デイジタル信号系列ｘ
oに(1)式に示す如く乗算して出力デイジタル信号
系列ｙoを得る場合を考えると、(3)式は次の如く
に書き改められる。 a1＝01.00001＝01.00000＋00.00001 これを10進数で表わすと a1＝１＋α１＝１＋（２i・α１）・２-i (7) ここで、ｉを５とすると、(7)式の右辺の２i・
α１は25・α１となり、これをα1 5とする。すな
わち、係数語長を４ビツトとするとα1 5は α1 5＝01.00 (8) となる。従つて、(1)式に(7)、(8)式を適用すると、 ｙo＝a1・ｘo＝ｘo＋α1xo＝ｘo＋α1 5・2-5・ｘo
(9) となる。 係数器７の出力係数αiは、前記した如く、(5)
式の小数αの値を左へｉビツトシフトして得た値
であり、(9)式の乗算を行なう場合は(8)式の５ビツ
ト左へシフトして得た値α1 5であり、従つて乗算
器６の出力信号はｘo・α1 5で表わされる。この
乗算器６の出力信号ｘo・α1 5は次段のシフトレ
ジスタ８に供給され、ここで５ビツト右へシフト
されてα1 5・2-5・ｘoとされた後演算器１０に供
給される。ただし、これらのビツトシフトは
MSBについては符号ビツトだから行なわない。 一方、ここでは２で正規化しており、(7)式中の
整数１は２の1/2だから入力デイジタル信号系列
ｘoはシフトレジスタ９により１ビツト右へシフ
トされ、しかる後に演算器１０に供給され、ここ
でシフトレジスタ８よりの信号と加算される。こ
れにより、演算器１０からは(9)式で表わされるデ
イジタル信号系列ｙoが取り出され、出力端子１
１へ出力される。 以上の説明より明らかなように、(3)式で表わさ
れる係数a1を入力デイジタル信号系列ｘoと乗算
する場合、係数器７の係数語長が４ビツトシフト
であつたとしても、係数をαiとすることにより
係数の情報が失なわれることがないから、従来に
くらべて係数量子化誤差を大幅に低減できると共
に、乗算による演算誤差も少なくすることができ
る。 次に本発明回路の第２実施例につき第３図と共
に説明するに、第３図は本発明回路の第２実施例
のブロツク系統図で、第２図と同一構成部分には
同一番号を付してその説明を省略する。(9)式の乗
算を行なう場合、シフトレジスタ１２は入力離散
的デイジタル信号系列ｘoを５ビツト右へシフト
して（MSBを除く）その信号を乗算器１３に供
給する。乗算器１３はシフトレジスタ１２の出力
信号に係数器１４よりの係数αj（ここでは(8)式
のα1 5）を乗算して得た信号を演算器１０に供給
し、ここでシフトレジスタ９よりの信号と加算さ
せる。すなわち、本実施例の場合は乗算器１３に
供給するデイジタル信号を予めビツトシフトして
乗算器１３に供給するものであり、第１実施例と
同一の特長を有する。 なお、上記の実施例において、Ｌは１つの整数
として説明したが、ビツトパターンに直したとき
の正規化の最大値をMAXとすると、±MAX、±1/
2（MAX）、±1/4（MAX）、………、０として(6)
式に従つて表現する、すなわち、
を整数と小数との和又は差で表わし、整数部分に
ついては例えばビツトシフトを行ない、かつ、小
数部分については乗算器で乗算した後両者を演算
することにより、ビツト数の少ない乗算器でも乗
算による演算誤差が殆どなく、係数量子化誤差を
大幅に低減し得るデイジタル乗算回路を提供する
ことを目的とする。 一般にパルス符号変調（PCM）信号などの離
散的デイジタル信号系列を記録、再生するシステ
ムなどにおいては、離散的デイジタル信号系列の
レベルや周波数特性を変更するために、デイジタ
ルフイルタ、レベル減衰器、減衰等化器などを使
用するが、これらのデイジタル信号処理回路では
特にデイジタル乗算処理という極めて重要な基本
演算を必要とする。このデイジタル乗算処理を行
なうデイジタル乗算回路には、大規模集積回路
（LSI）によるデイジタル乗算器（以下、単に乗
算器という）が必要であるが、この乗算器のビツ
ト数は限られているため、有限語長演算が必要と
なる。 第１図は従来のデイジタル乗算回路の一例のブ
ロツク系統図を示す。同図中、入力端子１に入来
した離散的デイジタル信号系列は乗算器２に供給
され、ここで係数器３よりの係数と乗算された後
出力端子４へ出力される。いま、時刻nTにおけ
る入力離散的デイジタル信号系列をｘo、時刻nT
における出力離散的デイジタル信号系列をｙo、
更に係数をａとするとｙoは次式で表わされる。
ただし、Ｔは離散的デイジタル信号系列ｘo、ｙo
の標本化時間を示す。 ｙo＝ａ・ｘo (1) (1)式中、係数ａはその語長をＮとすると例えば
次式の補数表示で表わされる。 ただし、(2)式中、βpはモースト・シグニフイ
カント・ビツト（MSB）の符号ビツト（極性ビ
ツト）の値を示し、βjはMSB以外の各ビツトの
値を示し、いずれも０か１である。 ここで、係数ａは10進数をデイジタル数値（通
常は２の補数表示による値）で表わしたものであ
り、しかも語数がＮで示す如く限られているた
め、10進数を正確に表現できない場合がある。す
なわち、係数を有限語長で量子化するために量子
化誤差が生ずることになる。 これを具体的に説明するに、例えば係数a1を
1.03125、a2を1.25とすると、これらを２の補数
表示で表わすと となる。ただし、(3)式その他では固定小数点表示
であり、ビツトパターンに直したときの正規化の
最大値は２である。従つて、係数ａの語長Ｎが７
ビツトである場合は問題とならないが、Ｎが４ビ
ツトである場合は で表わされることになり、(4)式を10進数で表現す
るとa1は1.0、a2は1.25となり、a1の値が本来の値
1.03125とは異なつたものとして表わされてしま
うことになる。 従つて、従来はこの係数量子化誤差を所定の範
囲内に抑制するために係数の語長Ｎを大にしなけ
ればならず、このため乗算器の乗算語長が制限さ
れている場合には、デイジタル乗算回路の規模を
大にしなければならず、大型で、また高価となる
という欠点があつた。 本発明は上記の欠点を除去したものであり、以
下第２図及び第３図と共にその各実施例について
説明する。 第２図は本発明になるデイジタル乗算回路の第
１実施例のブロツク系統図を示す。同図中、入力
端子５に入来した離散的デイジタル信号系列は乗
算器６に供給され、ここで係数器７よりの係数α
iと乗算される一方、後記するシフトレジスタ９
に供給される。上記係数αiは次の演算アルゴリ
ズムに則つて定められる。入力離散的デイジタル
信号系列ｘoに乗算されるべき係数を(2)式で示す
如くａとすると、これを整数と小数との和又は差
で表わす。 ａ＝±Ｌ±α (5) ただし、(5)式中Ｌは整数、αは小数である。(5)
式を更に書き改めて次式を得る。 ａ＝±Ｌ±（２i・α）・２-i (6) (6)式からわかるように、係数ａと離散的デイジ
タル信号系列ｘoとを乗算する場合は、整数Ｌに
ついてはビツトシフトの選択で実現でき、また２
-iの乗算はｉビツト右へシフトすればよいから、
乗算動作は実質上２i・αだけの問題と考えてよ
く、この２i・αが前記αiである。 このことにつき、更に具体例と共に説明する。
いま(3)式の係数a1を離散的デイジタル信号系列ｘ
oに(1)式に示す如く乗算して出力デイジタル信号
系列ｙoを得る場合を考えると、(3)式は次の如く
に書き改められる。 a1＝01.00001＝01.00000＋00.00001 これを10進数で表わすと a1＝１＋α１＝１＋（２i・α１）・２-i (7) ここで、ｉを５とすると、(7)式の右辺の２i・
α１は25・α１となり、これをα1 5とする。すな
わち、係数語長を４ビツトとするとα1 5は α1 5＝01.00 (8) となる。従つて、(1)式に(7)、(8)式を適用すると、 ｙo＝a1・ｘo＝ｘo＋α1xo＝ｘo＋α1 5・2-5・ｘo
(9) となる。 係数器７の出力係数αiは、前記した如く、(5)
式の小数αの値を左へｉビツトシフトして得た値
であり、(9)式の乗算を行なう場合は(8)式の５ビツ
ト左へシフトして得た値α1 5であり、従つて乗算
器６の出力信号はｘo・α1 5で表わされる。この
乗算器６の出力信号ｘo・α1 5は次段のシフトレ
ジスタ８に供給され、ここで５ビツト右へシフト
されてα1 5・2-5・ｘoとされた後演算器１０に供
給される。ただし、これらのビツトシフトは
MSBについては符号ビツトだから行なわない。 一方、ここでは２で正規化しており、(7)式中の
整数１は２の1/2だから入力デイジタル信号系列
ｘoはシフトレジスタ９により１ビツト右へシフ
トされ、しかる後に演算器１０に供給され、ここ
でシフトレジスタ８よりの信号と加算される。こ
れにより、演算器１０からは(9)式で表わされるデ
イジタル信号系列ｙoが取り出され、出力端子１
１へ出力される。 以上の説明より明らかなように、(3)式で表わさ
れる係数a1を入力デイジタル信号系列ｘoと乗算
する場合、係数器７の係数語長が４ビツトシフト
であつたとしても、係数をαiとすることにより
係数の情報が失なわれることがないから、従来に
くらべて係数量子化誤差を大幅に低減できると共
に、乗算による演算誤差も少なくすることができ
る。 次に本発明回路の第２実施例につき第３図と共
に説明するに、第３図は本発明回路の第２実施例
のブロツク系統図で、第２図と同一構成部分には
同一番号を付してその説明を省略する。(9)式の乗
算を行なう場合、シフトレジスタ１２は入力離散
的デイジタル信号系列ｘoを５ビツト右へシフト
して（MSBを除く）その信号を乗算器１３に供
給する。乗算器１３はシフトレジスタ１２の出力
信号に係数器１４よりの係数αj（ここでは(8)式
のα1 5）を乗算して得た信号を演算器１０に供給
し、ここでシフトレジスタ９よりの信号と加算さ
せる。すなわち、本実施例の場合は乗算器１３に
供給するデイジタル信号を予めビツトシフトして
乗算器１３に供給するものであり、第１実施例と
同一の特長を有する。 なお、上記の実施例において、Ｌは１つの整数
として説明したが、ビツトパターンに直したとき
の正規化の最大値をMAXとすると、±MAX、±1/
2（MAX）、±1/4（MAX）、………、０として(6)
式に従つて表現する、すなわち、
【式】と複数の整数の和で表現
してもよい（ただし、Ｍは分離数を示す。）。
また、係数の値が10進数に換算したとき、例え
ば１から1.5の間であるときは係数を１＋αと
し、また1.5から２の間であるときは係数を２−
αとして前記演算アルゴリズムに従つて乗算を行
なう方が、量子化ビツトが少ないので好ましい。 なお、シフトレジスタ９は係数の整数Ｌの値に
よつては不要とすることもできる（例えば、係数
が２−αと表わされた場合は、整数Ｌの値は正規
化の最大値２と等しいからｘoは直接演算器１０
に供給される。）。また小数部分の値αを右ヘビツ
トシフトすることもあり得る。 上述の如く、本発明になるデイジタル乗算回路
は、乗算すべき係数を整数部分と小数部分との和
又は差に分割し、この小数部分の値を左若しくは
右へビツトシフトして得た値の係数を係数器より
乗算器へ出力すると共に、乗算器の入力又は出力
ビツトシフト分だけ右若しくは左へシフトし、乗
算すべき係数の整数部分の値に関連して入力離散
的デイジタル信号系列をビツトシフトした又はビ
ツトシフトすることなく取り出したデイジタル信
号系列を、乗算器による乗算と上記シフトレジス
タによるビツトシフトとが夫々行なわれたデイジ
タル信号系列と演算器により夫々演算して演算器
より乗算出力信号を出力するよう構成したため、
係数器の出力係数の語長が短かくても係数の情報
が失なわれることがなく、よつて従来にくらべて
係数量子化誤差を大幅に低減することができると
共に、乗算による演算誤差も少なくすることがで
き、また係数誤長が短かくて済むため乗算器が容
易に、しかも安価、かつ、小型に構成することが
できる等の特長を有するものである。
ば１から1.5の間であるときは係数を１＋αと
し、また1.5から２の間であるときは係数を２−
αとして前記演算アルゴリズムに従つて乗算を行
なう方が、量子化ビツトが少ないので好ましい。 なお、シフトレジスタ９は係数の整数Ｌの値に
よつては不要とすることもできる（例えば、係数
が２−αと表わされた場合は、整数Ｌの値は正規
化の最大値２と等しいからｘoは直接演算器１０
に供給される。）。また小数部分の値αを右ヘビツ
トシフトすることもあり得る。 上述の如く、本発明になるデイジタル乗算回路
は、乗算すべき係数を整数部分と小数部分との和
又は差に分割し、この小数部分の値を左若しくは
右へビツトシフトして得た値の係数を係数器より
乗算器へ出力すると共に、乗算器の入力又は出力
ビツトシフト分だけ右若しくは左へシフトし、乗
算すべき係数の整数部分の値に関連して入力離散
的デイジタル信号系列をビツトシフトした又はビ
ツトシフトすることなく取り出したデイジタル信
号系列を、乗算器による乗算と上記シフトレジス
タによるビツトシフトとが夫々行なわれたデイジ
タル信号系列と演算器により夫々演算して演算器
より乗算出力信号を出力するよう構成したため、
係数器の出力係数の語長が短かくても係数の情報
が失なわれることがなく、よつて従来にくらべて
係数量子化誤差を大幅に低減することができると
共に、乗算による演算誤差も少なくすることがで
き、また係数誤長が短かくて済むため乗算器が容
易に、しかも安価、かつ、小型に構成することが
できる等の特長を有するものである。
第１図は従来回路の一例を示すブロツク系統
図、第２図及び第３図は夫々本発明回路の各実施
例を示すブロツク系統図である。 １，５……離散的デイジタル信号系列入力端
子、２，６，１３……乗算器、３，７，１４……
係数器、４，１１……離散的デイジタル信号系列
出力端子、８，９，１２……シフトレジスタ、１
０……演算器。
図、第２図及び第３図は夫々本発明回路の各実施
例を示すブロツク系統図である。 １，５……離散的デイジタル信号系列入力端
子、２，６，１３……乗算器、３，７，１４……
係数器、４，１１……離散的デイジタル信号系列
出力端子、８，９，１２……シフトレジスタ、１
０……演算器。
Claims (1)
- １ 係数器よりの一定有限語長の係数と入力離散
的デイジタル信号系列とを夫々乗算器に供給して
乗算出力信号を得るデイジタル乗算回路におい
て、乗算すべき係数を整数部分と小数部分との和
又は差に分割し、該小数部分の値を左若しくは右
へビツトシフトして得た値の係数を上記係数器よ
り上記乗算器へ出力すると共に、該乗算器の入力
又は出力デイジタル信号系列をシフトレジスタに
より上記ビツトシフト分だけ右若しくは左へシフ
トし、該乗算すべき係数の該整数部分の値に関連
して入力離散的デイジタル信号系列をビツトシフ
トした又はビツトシフトすることなく取り出した
デイジタル信号系列を、該乗算器による乗算と該
シフトレジスタによるビツトシフトとが夫々行な
われたデイジタル信号系列と演算器により夫々演
算して該演算器より乗算出力信号を出力するよう
構成したことを特徴とするデイジタル乗算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56132305A JPS5833754A (ja) | 1981-08-24 | 1981-08-24 | デイジタル乗算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56132305A JPS5833754A (ja) | 1981-08-24 | 1981-08-24 | デイジタル乗算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5833754A JPS5833754A (ja) | 1983-02-28 |
| JPS6155689B2 true JPS6155689B2 (ja) | 1986-11-28 |
Family
ID=15078188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56132305A Granted JPS5833754A (ja) | 1981-08-24 | 1981-08-24 | デイジタル乗算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5833754A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02287873A (ja) * | 1989-04-28 | 1990-11-27 | Toshiba Corp | 積和演算器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52100945A (en) * | 1976-02-20 | 1977-08-24 | Toshiba Corp | Multiplication system |
-
1981
- 1981-08-24 JP JP56132305A patent/JPS5833754A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5833754A (ja) | 1983-02-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5726924A (en) | Exponentiation circuit utilizing shift means and method of using same | |
| EP0146984B1 (en) | Data processor for processing word wise receivable data | |
| JPH0235348B2 (ja) | ||
| US6279020B1 (en) | Programmable circuit for realizing a digital filter | |
| KR100302093B1 (ko) | 교차형디지탈유한임펄스응답필터에서이진입력신호를탭계수와승산시키는방법및회로배열과교차형디지탈필터의설계방법 | |
| AU569928B2 (en) | A method to compensate for the truncation error in a sampled signal and a device for carrying out the method | |
| US5798954A (en) | Digital filter device having a bit shifter unit | |
| US20080225937A1 (en) | Method and system of providing a high speed tomlinson-harashima precoder | |
| JPS6155689B2 (ja) | ||
| US6058404A (en) | Apparatus and method for a class of IIR/FIR filters | |
| US4737925A (en) | Method and apparatus for minimizing a memory table for use with nonlinear monotonic arithmetic functions | |
| JP3041563B2 (ja) | 有限インパルス応答フィルタ | |
| JPH0519170B2 (ja) | ||
| JPS6116110B2 (ja) | ||
| JP3523104B2 (ja) | 固定小数点型乗加算器 | |
| JP4196434B2 (ja) | データ丸め方法およびデータ丸め装置 | |
| US6757702B1 (en) | Adaptive filter | |
| JPS6363130B2 (ja) | ||
| JPS6378607A (ja) | デジタルフイルタ器 | |
| JPS5952361A (ja) | 画像信号処理における演算方式 | |
| KR20220037361A (ko) | 곱셈 연산 근사화 능력이 있는 필터 및 방법 | |
| JP3159774B2 (ja) | ディジタル・アッテネータ | |
| JPS63125013A (ja) | デジタルフイルタ器 | |
| JPH02224516A (ja) | 適応信号処理回路 | |
| WO1996027831A1 (en) | Floating point conversion circuit |