JPS6157178A - リミツタ回路付きｉｃ回路 - Google Patents
リミツタ回路付きｉｃ回路Info
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- JPS6157178A JPS6157178A JP59178836A JP17883684A JPS6157178A JP S6157178 A JPS6157178 A JP S6157178A JP 59178836 A JP59178836 A JP 59178836A JP 17883684 A JP17883684 A JP 17883684A JP S6157178 A JPS6157178 A JP S6157178A
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- Japan
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- circuit
- limiter
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- limiter circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はテレビジョン受像機の輪郭補正回路などのよ
うに語長制限用のリミッタ回路を必要とするデジタル信
号処理装置に適用して好適なリミッタ回路付きＩＣ回路
に関する。
うに語長制限用のリミッタ回路を必要とするデジタル信
号処理装置に適用して好適なリミッタ回路付きＩＣ回路
に関する。
〔従来の技術〕 〜
例えば、テレビジョン受像機においては画像の輪郭部を
強調して鮮明な画像を再現するため、輪郭補正回路が設
けられる。
強調して鮮明な画像を再現するため、輪郭補正回路が設
けられる。
第３図はその従来例を示すもので、デジタル的に信号処
理され名二端子（１）Ｋ供給された輝度信号（ｎビット
のデジ夛ル信号）Ｙｉはデジタルフィルタで構成された
バイパスフィルタ（２）Ｉｃ供給されて画像の輪郭部に
おける高域信号Ｙｈが抽出される。
理され名二端子（１）Ｋ供給された輝度信号（ｎビット
のデジ夛ル信号）Ｙｉはデジタルフィルタで構成された
バイパスフィルタ（２）Ｉｃ供給されて画像の輪郭部に
おける高域信号Ｙｈが抽出される。
輝度信号Ｙｉはさらにシフトレジスタ（３）に供給され
てバイパスフィルタ（２）の遅延時間に相当する時間だ
け遅延される。遅延された輝度信号Ｙｉと高域信号Ｙｈ
とは加算器（４）に供給されろと共に、その出力輝度信
号Ｙａが必婁【応じて設けられた丸め処理回路（６）を
介して語長制限用のリミッタ回路（７）に祖給、されて
、信号加算等によって生じた冗長な語長が必要な語長ま
で制限される。従って、出力端子（８）には、語長制限
さ□れた輪郭強調後の輝度信号ＹＯが得られる。
てバイパスフィルタ（２）の遅延時間に相当する時間だ
け遅延される。遅延された輝度信号Ｙｉと高域信号Ｙｈ
とは加算器（４）に供給されろと共に、その出力輝度信
号Ｙａが必婁【応じて設けられた丸め処理回路（６）を
介して語長制限用のリミッタ回路（７）に祖給、されて
、信号加算等によって生じた冗長な語長が必要な語長ま
で制限される。従って、出力端子（８）には、語長制限
さ□れた輪郭強調後の輝度信号ＹＯが得られる。
リミッタ回路（７）は究長ビットを制限するためのもの
であるから、−例えば第４図に示すよ′ｌｋ構成するこ
とができる。
であるから、−例えば第４図に示すよ′ｌｋ構成するこ
とができる。
図゛は入力８ビツトの輝度信号Ｙａを上位２ビット削っ
て６ビツトの輝度信号Ｙｏが得られるようにした場合で
、入力８ビツトの入力輝度信号Ｙａのうち下位６ビツト
のパラレルデータが選択手段（８）のＡ端子側に入力さ
れる。また入力輝度信号ＹａのＭＳＢビットのデータが
Ｂ端子のＭＳＢ端子に供給されると共に、これをインバ
ータ（９）を介してビット反転されたデータが（ＭＳＢ
−１）端子からＬＳＢ端子までに共通に供給される。
て６ビツトの輝度信号Ｙｏが得られるようにした場合で
、入力８ビツトの入力輝度信号Ｙａのうち下位６ビツト
のパラレルデータが選択手段（８）のＡ端子側に入力さ
れる。また入力輝度信号ＹａのＭＳＢビットのデータが
Ｂ端子のＭＳＢ端子に供給されると共に、これをインバ
ータ（９）を介してビット反転されたデータが（ＭＳＢ
−１）端子からＬＳＢ端子までに共通に供給される。
従って、今輝度信号Ｙａが２の補数形式で表わされたデ
ジタル信号である場合には、この輝度信号Ｙａとこれ゛
を語長制限した輝度信号Ｙｏとの関係は第５図に示すよ
うになるから、入力レベルが区間ＴＡ内であれば入力輝
度信号Ｙａの下位６ビツトをそのまま出力し、入力レベ
ルが区間ＴＡを越える区間ＴＢ内であれば語長制限した
Ｂ端手入力ビット（６ビツト）を出力すれば、リミッタ
されたすな１、 ５５・′ゝパ″社肝鼾が″″鉢７輝度
信号Ｙｏを得ることができる。
ジタル信号である場合には、この輝度信号Ｙａとこれ゛
を語長制限した輝度信号Ｙｏとの関係は第５図に示すよ
うになるから、入力レベルが区間ＴＡ内であれば入力輝
度信号Ｙａの下位６ビツトをそのまま出力し、入力レベ
ルが区間ＴＡを越える区間ＴＢ内であれば語長制限した
Ｂ端手入力ビット（６ビツト）を出力すれば、リミッタ
されたすな１、 ５５・′ゝパ″社肝鼾が″″鉢７輝度
信号Ｙｏを得ることができる。
そのため、入力輝度信号Ｙａが出力の上限及び下限を越
えたかどうかを検出するための一致回路αυ−夕が供給
される。入力輝度信号Ｙａが出力の上限値及び下限値を
越えて、いるときは、そのときの入力上位３ビツトはｂ このときに得られる一致出力で端子Ａ側から端子Ｂ側に
切換えられる。
えたかどうかを検出するための一致回路αυ−夕が供給
される。入力輝度信号Ｙａが出力の上限値及び下限値を
越えて、いるときは、そのときの入力上位３ビツトはｂ このときに得られる一致出力で端子Ａ側から端子Ｂ側に
切換えられる。
輪郭補正回路α０に使用されるシフトレジスタ（３）は
シフトレジスタの汎用性を考慮してその遅延時間を任意
に選択できるよ５なプログラマブルシフトレジスタが使
用される。
シフトレジスタの汎用性を考慮してその遅延時間を任意
に選択できるよ５なプログラマブルシフトレジスタが使
用される。
このタイプのシフトレジスタ（３）は第６図に示すよう
に所定の段数を有するシフトレジスタ（【３と、段数切
換用、すなわち遅延時間を選択するセレクタα４とで構
成され、端子αＤＫ供給された選択パルス（デジタルコ
ード信号）ＳＰによってその遅延時間が選択される。従
って、入力端子Ｑ５１に供給されたデジタル信号は所定
の時間だけ遅延された状態で出力端子αωに得られるこ
とになる。
に所定の段数を有するシフトレジスタ（【３と、段数切
換用、すなわち遅延時間を選択するセレクタα４とで構
成され、端子αＤＫ供給された選択パルス（デジタルコ
ード信号）ＳＰによってその遅延時間が選択される。従
って、入力端子Ｑ５１に供給されたデジタル信号は所定
の時間だけ遅延された状態で出力端子αωに得られるこ
とになる。
ところで、輪郭補正回路αωをこのようにデジタル処理
装置として構成した場合に、、ｊ−ｊ、、デジタルフィ
ルタ（２）、シフトレジスタ（３） 存どはいずれもＩ
Ｃ化されたものが使用されるのに対し、その周辺回路で
あるリミッタ回路（７）などは一般ＫＩＣ化されていな
いものが使用される。
装置として構成した場合に、、ｊ−ｊ、、デジタルフィ
ルタ（２）、シフトレジスタ（３） 存どはいずれもＩ
Ｃ化されたものが使用されるのに対し、その周辺回路で
あるリミッタ回路（７）などは一般ＫＩＣ化されていな
いものが使用される。
す、ミ、ツタ回！７８（７）をハードウェアで実現する
と、ディークリート部品が増え、リミッタ回路（７）自
体の実装占１有面積が増大する欠点があるので、シフト
−レ、ジスタ（３）などと同じ＜ ＩＣ化した方が好ま
しい。
と、ディークリート部品が増え、リミッタ回路（７）自
体の実装占１有面積が増大する欠点があるので、シフト
−レ、ジスタ（３）などと同じ＜ ＩＣ化した方が好ま
しい。
ところが、このリミッタ回路（７）は第４図に示すよう
忙、セレクタ（８）、一致回路（１１）だけで構成され
てい歪ことから、回路素子数（ゲート数）として考える
と、現在の半導体技術としてはかなり小規模のＩＣ回路
とならざるを得ない。
忙、セレクタ（８）、一致回路（１１）だけで構成され
てい歪ことから、回路素子数（ゲート数）として考える
と、現在の半導体技術としてはかなり小規模のＩＣ回路
とならざるを得ない。
反面、ＩＣ化したときのピン数を考えると、入力と出力
のビット数だけは最低限必要になるため、かなり多（な
り、このピン数のために大型パッケージを使用する必要
があり、大型パッケージに少弊ゲートのＩＣ回路となっ
てしまう。
のビット数だけは最低限必要になるため、かなり多（な
り、このピン数のために大型パッケージを使用する必要
があり、大型パッケージに少弊ゲートのＩＣ回路となっ
てしまう。
従って、リミッタ回路（７）単独でＩＣ化するよりも、
とのリミッタ回路（７）を他の回路と組合せた上でＩＣ
化した方が効率のよいＩＣ回路を実現で年、る。
とのリミッタ回路（７）を他の回路と組合せた上でＩＣ
化した方が効率のよいＩＣ回路を実現で年、る。
この場合、リミッタ回路（７）と他の信号処理回路を組
合せても、夫々の処理機能を独立に選択できなかったり
、夫々単独でＩＣ化するときのビン数よりも大幅にビン
数が増えたり、あるいは価格、が大幅にアップするよ、
うでは、リミッタ回路（７）を組合せてＩＣ化するメリ
ットはない。
合せても、夫々の処理機能を独立に選択できなかったり
、夫々単独でＩＣ化するときのビン数よりも大幅にビン
数が増えたり、あるいは価格、が大幅にアップするよ、
うでは、リミッタ回路（７）を組合せてＩＣ化するメリ
ットはない。
この発明は上述の間頑点を解決したものであって、リミ
ッタ回路（７）を他の信号処理回路と組合せることによ
って、夫々の信号処理機能を保持ニジ、た効率の良いＩ
Ｃ回路を実現したものである。
ッタ回路（７）を他の信号処理回路と組合せることによ
って、夫々の信号処理機能を保持ニジ、た効率の良いＩ
Ｃ回路を実現したものである。
上記問題点を解決するため、この発明ではリミッタ回路
（７）と他の信号処理回路を組合せてＩＣＣ回路上構成
する。
（７）と他の信号処理回路を組合せてＩＣＣ回路上構成
する。
この場合、組合せるべき信号処理回路としては、入出力
ビン数として語長制限用のリミッタ回路と同程度以上使
用され、かつその回路素子数がリミツタ回路の回路素子
数よりも遥かに多いものが使用される。
ビン数として語長制限用のリミッタ回路と同程度以上使
用され、かつその回路素子数がリミツタ回路の回路素子
数よりも遥かに多いものが使用される。
このような条件を満たす信号処理回路とし【、実施例で
は第１図に示すようにプログラマブル機能を有するシフ
トレジスタ（３）が使用される。このシフトレジスタ（
３）はこれを単独でＩＣ化したときに必要とするピ、ン
数はリミッタ回路（７）のピン数とほぼ同じであり、そ
の回路素子数は２０００位であるから、リミッタ回路（
７）の回路素子数の１０倍位あるからである。
は第１図に示すようにプログラマブル機能を有するシフ
トレジスタ（３）が使用される。このシフトレジスタ（
３）はこれを単独でＩＣ化したときに必要とするピ、ン
数はリミッタ回路（７）のピン数とほぼ同じであり、そ
の回路素子数は２０００位であるから、リミッタ回路（
７）の回路素子数の１０倍位あるからである。
シフトレジスタ（３）は回路素子数が多いことから、こ
れＫＩＪミッタ回路（７）を組込んでも、ＩＣ規模とし
ては殆んど変らない。シフトレジスタ（３）Ｋ使用する
ピン数もリミッタ回路（７）単独でＩＣ化したときのピ
ン数とあまり変らないから、パッケージ規模はシフトレ
ジスタ単体をＩＣ化する場合と変らない。
れＫＩＪミッタ回路（７）を組込んでも、ＩＣ規模とし
ては殆んど変らない。シフトレジスタ（３）Ｋ使用する
ピン数もリミッタ回路（７）単独でＩＣ化したときのピ
ン数とあまり変らないから、パッケージ規模はシフトレ
ジスタ単体をＩＣ化する場合と変らない。
出力選択回路Ｑυが設けられているので、夫々の信号処
理機能を外部より任意に選択できる。そのため、このＩ
Ｃ回路（２Ｑｌを第２図に示すように従来の信号処理位
置に夫々接続するだけで、シフトレジスタとして機能さ
せることができると共に、リミッタとしても機能させる
ことができる。
理機能を外部より任意に選択できる。そのため、このＩ
Ｃ回路（２Ｑｌを第２図に示すように従来の信号処理位
置に夫々接続するだけで、シフトレジスタとして機能さ
せることができると共に、リミッタとしても機能させる
ことができる。
第１図はこの発明に係るリミッタ回路付きのＩＣ回路翰
の一実施例を示し、これはリミッタ回路（７）とプログ
ラマブルシフトレジスタ（３）を有する。
の一実施例を示し、これはリミッタ回路（７）とプログ
ラマブルシフトレジスタ（３）を有する。
リミッタ回路（７）は第４図構成のものが使用され、シ
フトレジスタ（３）としては第６図構成のものが使用さ
れるものとする。リミッタ回路（７）とシフトレジスタ
（３）の各出力段には出力選択回路Ｑυが設けられ、端
子（１Ｂに供給されるパルスｓｃ 、 ｓｃでいずれか
の出力が選択される。この例ではパルスＳＣでリミッタ
回路（７）の出力が選択されるものとする。
フトレジスタ（３）としては第６図構成のものが使用さ
れるものとする。リミッタ回路（７）とシフトレジスタ
（３）の各出力段には出力選択回路Ｑυが設けられ、端
子（１Ｂに供給されるパルスｓｃ 、 ｓｃでいずれか
の出力が選択される。この例ではパルスＳＣでリミッタ
回路（７）の出力が選択されるものとする。
リミッタ回路（７）、シフトレジスタ（３）及び出力選
択回路（２１）は１チツプ内に集積化される。リミッタ
１回路（７）として第４図構成のものを使用すれば
、データ用の入力ビンは８本、出力ビンは６本であり、
シフトレジスタ（３）−の人力ビット数が８ビツトであ
る場合には入出力ビンは夫々８本必要であるから、情報
データ用としては、シフトレジスタ（３）用に必要なピ
ン数で充分である。
択回路（２１）は１チツプ内に集積化される。リミッタ
１回路（７）として第４図構成のものを使用すれば
、データ用の入力ビンは８本、出力ビンは６本であり、
シフトレジスタ（３）−の人力ビット数が８ビツトであ
る場合には入出力ビンは夫々８本必要であるから、情報
データ用としては、シフトレジスタ（３）用に必要なピ
ン数で充分である。
また、選択パルスとして２ビツトデータな使用する場合
には、ピン数は２本で、パルスｓｃ 、 ｓｃとしては
１ピツトデータでよ、いのでピン数は１本である。従っ
て、コントロールデータ用を含めてシフトレジスタ単体
でＩＣ化する場合よりもＩＣ回路翰のピン数は１ピン増
えるだけである。
には、ピン数は２本で、パルスｓｃ 、 ｓｃとしては
１ピツトデータでよ、いのでピン数は１本である。従っ
て、コントロールデータ用を含めてシフトレジスタ単体
でＩＣ化する場合よりもＩＣ回路翰のピン数は１ピン増
えるだけである。
リミッタ回路付きＩＣ回路（至）を上述した輪”郭補正
回路αＱに適用する場合には、第２図に示すように、シ
フトレジスタ（３）とリミッタ回路（７）が接続される
位置に、夫々リミッタ回路付きＩＣ回路翰が使用される
。
回路αＱに適用する場合には、第２図に示すように、シ
フトレジスタ（３）とリミッタ回路（７）が接続される
位置に、夫々リミッタ回路付きＩＣ回路翰が使用される
。
シフトレジスタ（３）のどころに°使用されるリミッタ
回路付きＩＣ回路（２０）を（２０Ａ）とし、リミッタ
回路（７）のところに使用されるＩＣ回路（至）を（２
０Ｂ）とすれば、ＩＣ回路（２ＯＡ）には端子（ハ）か
らパルスＳＣが供給される。これによってＩＣ回路（２
０Ａ）の出力選択回路Ｑυは端子Ｒ側に切換えられるの
で、ＩＣ回路（２０Ａ）はシフトレジスタとして動作す
る。
回路付きＩＣ回路（２０）を（２０Ａ）とし、リミッタ
回路（７）のところに使用されるＩＣ回路（至）を（２
０Ｂ）とすれば、ＩＣ回路（２ＯＡ）には端子（ハ）か
らパルスＳＣが供給される。これによってＩＣ回路（２
０Ａ）の出力選択回路Ｑυは端子Ｒ側に切換えられるの
で、ＩＣ回路（２０Ａ）はシフトレジスタとして動作す
る。
パルスＳＣはさらにインバータＣ！句によって位相反転
され、位相反転、されたパルスＳＣがＩＣ回路（２０Ｂ
） Ｋ供給される。これによって、ＩＣ回路（２０Ｂ）
内の出力選択回路なυは端子り側に切換えられることか
ら、ＩＣ回路（２０Ｂ）はリミッタ回路として動作する
。
され、位相反転、されたパルスＳＣがＩＣ回路（２０Ｂ
） Ｋ供給される。これによって、ＩＣ回路（２０Ｂ）
内の出力選択回路なυは端子り側に切換えられることか
ら、ＩＣ回路（２０Ｂ）はリミッタ回路として動作する
。
なお、上述ではこの発明を輪郭補正回路αｉのリミッタ
回路に適用した場合であるが、リミッタ回路やプログラ
マブルシフトレジスタは、同じテレ。
回路に適用した場合であるが、リミッタ回路やプログラ
マブルシフトレジスタは、同じテレ。
ビジョン受像機でもデジタル信号処理系であれば、輪郭
補正回路α■以外の部所例えば、Ｙ／Ｃ分離回路のよう
な部所にも使用することができる。
補正回路α■以外の部所例えば、Ｙ／Ｃ分離回路のよう
な部所にも使用することができる。
また、ＩＣ化すべきＩＢ号処理回路はシフトレジスタに
限らず、上述したように回路素子数が多く、従って、リ
ミッタ回路を組込んでも差程コストアップをもたらすこ
とな（、シかも入出力ピン数がリミッタ回路と同程度８
快なデジタル信号処理装置（テレビジョン受像４辰に限
らない）であれば、これとリミッタ回路を組合わせてＩ
Ｃ化するととができる。
限らず、上述したように回路素子数が多く、従って、リ
ミッタ回路を組込んでも差程コストアップをもたらすこ
とな（、シかも入出力ピン数がリミッタ回路と同程度８
快なデジタル信号処理装置（テレビジョン受像４辰に限
らない）であれば、これとリミッタ回路を組合わせてＩ
Ｃ化するととができる。
以上説明したように、この発明では入出力ビン数として
語長制限用のリミッタ回路と同程度使用され、しかもそ
の回路素子数がこのリミッタ回路の回路素子数よりも遥
かに多い信号処理回路と、上記リミッタ回路を同一チツ
ブＫＩＣ化したので、次のような特徴を有する。
語長制限用のリミッタ回路と同程度使用され、しかもそ
の回路素子数がこのリミッタ回路の回路素子数よりも遥
かに多い信号処理回路と、上記リミッタ回路を同一チツ
ブＫＩＣ化したので、次のような特徴を有する。
第１に、リミッタ回路がＩＣ化されるために、実装時の
占有面積が少くなる。
占有面積が少くなる。
第２に、リミッタ回路を組込むべき信号処理回路として
は回路素子数がリミッタ回路よりも遥かに多いから、リ
ミッタ回路を組込んでＩＣ化しても大幅なコストアップ
をもたらすことはない。
は回路素子数がリミッタ回路よりも遥かに多いから、リ
ミッタ回路を組込んでＩＣ化しても大幅なコストアップ
をもたらすことはない。
第３に、ビン数は信号処理回路単体のときのビン数と同
程度であるから、パッケージはそれほど大型化しない。
程度であるから、パッケージはそれほど大型化しない。
集積密度も高いので、効率の良いＩＣ回路を実現できる
。
。
従って、この発明はテレビジョン信号をデジタル化して
信号処理するような信号処理装置に適用
信号処理するような信号処理装置に適用
第１図はこの発明に係るリミッタ回路付きＩＣ回路の一
例を示す系統図、第２図はこれが適用される輪郭補正回
路の一例を示す系統図、第３図は従来の輪郭補正回路の
系統図、第４図はリミッタ回路の一例を示す系統図、第
５図はその動作説明に供する図表、第６図はプログラマ
ブルシフトレジスタの一例を示す系統図である。 αωは輪郭補正回路、（３）はプログラマブルシフトレ
ジスタ、（７）はリミッタ回路、翰はリミッタ回路付き
ＩＣ回路、＋２１＞は出力選択回路である。
例を示す系統図、第２図はこれが適用される輪郭補正回
路の一例を示す系統図、第３図は従来の輪郭補正回路の
系統図、第４図はリミッタ回路の一例を示す系統図、第
５図はその動作説明に供する図表、第６図はプログラマ
ブルシフトレジスタの一例を示す系統図である。 αωは輪郭補正回路、（３）はプログラマブルシフトレ
ジスタ、（７）はリミッタ回路、翰はリミッタ回路付き
ＩＣ回路、＋２１＞は出力選択回路である。
Claims (1)
- 入出力ピン数として語長制限用のリミッタ回路と同程度
使用され、しかもその回路素子数がこのリミッタ回路の
回路素子数よりも遥かに多い信号処理回路と、上記リミ
ッタ回路が同一チップにＩＣ化されて、その入出力ピン
が共通に使用されると共に、そのＩＣ内には少くとも上
記信号処理回路とリミッタ回路の出力を選択できる出力
選択回路が設けられてなるリミッタ回路付きＩＣ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178836A JPS6157178A (ja) | 1984-08-28 | 1984-08-28 | リミツタ回路付きｉｃ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178836A JPS6157178A (ja) | 1984-08-28 | 1984-08-28 | リミツタ回路付きｉｃ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6157178A true JPS6157178A (ja) | 1986-03-24 |
Family
ID=16055511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59178836A Pending JPS6157178A (ja) | 1984-08-28 | 1984-08-28 | リミツタ回路付きｉｃ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6157178A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5015452A (ja) * | 1973-06-07 | 1975-02-18 |
-
1984
- 1984-08-28 JP JP59178836A patent/JPS6157178A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5015452A (ja) * | 1973-06-07 | 1975-02-18 |
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