JPS6157712B2 - - Google Patents
Info
- Publication number
- JPS6157712B2 JPS6157712B2 JP53127834A JP12783478A JPS6157712B2 JP S6157712 B2 JPS6157712 B2 JP S6157712B2 JP 53127834 A JP53127834 A JP 53127834A JP 12783478 A JP12783478 A JP 12783478A JP S6157712 B2 JPS6157712 B2 JP S6157712B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- base region
- region
- emitter
- shallow
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P76/00—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography
- H10P76/40—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/641—Combinations of only vertical BJTs
- H10D84/642—Combinations of non-inverted vertical BJTs of the same conductivity type having different characteristics, e.g. Darlington transistors
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/914—Doping
- Y10S438/92—Controlling diffusion profile by oxidation
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は半導体装置の製造方法にかゝり、特
に一つの基板に異なる拡散深さのベース領域のト
ランジスタを有する半導体装置の製造方法に関す
る。
に一つの基板に異なる拡散深さのベース領域のト
ランジスタを有する半導体装置の製造方法に関す
る。
従来、半導体装置としてトランジスタを形成す
るにあたり、トランジスタのベースの深さが相違
する複数のトランジスタを一つの基板内にそれぞ
れ所望の特性に制御して形成することは工程の複
雑を招き、集積度の低い半導体装置にとつてはコ
ストの点から実現が難かしかつた。しかして近年
システムの煩雑さから集積度の高度化が求められ
る様になり、その際に周波数帯域の異なる回路を
半導体装置として形成する要望が高くなりつゝあ
る。
るにあたり、トランジスタのベースの深さが相違
する複数のトランジスタを一つの基板内にそれぞ
れ所望の特性に制御して形成することは工程の複
雑を招き、集積度の低い半導体装置にとつてはコ
ストの点から実現が難かしかつた。しかして近年
システムの煩雑さから集積度の高度化が求められ
る様になり、その際に周波数帯域の異なる回路を
半導体装置として形成する要望が高くなりつゝあ
る。
通常、半導体装置としてのトランジスタのベー
スは使用周波数に応じたトランジスタ特性にて形
成されているが、周波数が大幅に異なる場合、た
とえば高い周波数と低い周波数の回路を同じベー
スの深さを有するトランジスタにて形成すると次
の様な不都合を生ずる。
スは使用周波数に応じたトランジスタ特性にて形
成されているが、周波数が大幅に異なる場合、た
とえば高い周波数と低い周波数の回路を同じベー
スの深さを有するトランジスタにて形成すると次
の様な不都合を生ずる。
(1) トランジスタを高周波トランジスタですべて
形成する場合、低周波回路部において寄生発振
を起しやすいことと、ベースの深さが充分でな
いため、パワートランジスタを高周波トランジ
スタのベースの深さと同一につくると破壊強度
が小さい欠点がある。
形成する場合、低周波回路部において寄生発振
を起しやすいことと、ベースの深さが充分でな
いため、パワートランジスタを高周波トランジ
スタのベースの深さと同一につくると破壊強度
が小さい欠点がある。
(2) トランジスタを低周波トランジスタにてすべ
て形成するとき、トランジスタT（トランジ
シヨン周波数）が低いために発振回路等の高周
波特性を要求される部分において安定性が保証
できない。
て形成するとき、トランジスタT（トランジ
シヨン周波数）が低いために発振回路等の高周
波特性を要求される部分において安定性が保証
できない。
上記不都合を改良するには使用周波数帯域に応
じたトランジスタの形成が必要である。しかして
深い拡散領域を有するトランジスタと、浅い拡散
領域とを有するトランジスタとを同一基板上に形
成するには次の如き問題点がある。まず、浅い拡
散領域を有するトランジスタのエミツタを形成す
る前に深い拡散を有するトランジスタのエミツタ
を形成しておく必要がある。この際、浅いベース
領域の不純物分布が拡散雰囲気によつて大きく変
化する。また、浅いトランジスタのエミツタ領域
を形成する際の熱処理によつて、深い拡散領域を
有するトランジスタの特性が大幅に変化してしま
う問題が生ずる。従つて、予め深い拡散のトラン
ジスタの特性を、浅い拡散のトランジスタ形成熱
工程を見込んで制御する必要がある。このため、
工程の不安定を来たし歩留りの低下をもたらすな
どの重大な欠点がある。
じたトランジスタの形成が必要である。しかして
深い拡散領域を有するトランジスタと、浅い拡散
領域とを有するトランジスタとを同一基板上に形
成するには次の如き問題点がある。まず、浅い拡
散領域を有するトランジスタのエミツタを形成す
る前に深い拡散を有するトランジスタのエミツタ
を形成しておく必要がある。この際、浅いベース
領域の不純物分布が拡散雰囲気によつて大きく変
化する。また、浅いトランジスタのエミツタ領域
を形成する際の熱処理によつて、深い拡散領域を
有するトランジスタの特性が大幅に変化してしま
う問題が生ずる。従つて、予め深い拡散のトラン
ジスタの特性を、浅い拡散のトランジスタ形成熱
工程を見込んで制御する必要がある。このため、
工程の不安定を来たし歩留りの低下をもたらすな
どの重大な欠点がある。
この発明は上記従来の欠点にたいし、これを改
良する半導体装置の製造方法を提供するものであ
る。
良する半導体装置の製造方法を提供するものであ
る。
この発明にかゝる半導体装置の製造方法は拡散
の深さの異なるトランジスタを同一の基板に別々
に所望の特性値に制御して形成するにあたり、窒
化けい素層、炭化けい素層、多結晶シリコン層、
高温にて安定な金属で浅いベース領域を被覆して
行なうとともに、深いベース領域へのエミツタ拡
散を酸化性雰囲気中で施すことによりトランジス
タの特性、特に電流増幅率を精密に制御すること
を特徴とする。
の深さの異なるトランジスタを同一の基板に別々
に所望の特性値に制御して形成するにあたり、窒
化けい素層、炭化けい素層、多結晶シリコン層、
高温にて安定な金属で浅いベース領域を被覆して
行なうとともに、深いベース領域へのエミツタ拡
散を酸化性雰囲気中で施すことによりトランジス
タの特性、特に電流増幅率を精密に制御すること
を特徴とする。
次に本発明の一実施例の半導体装置の製造方法
を図面によつて説明する。
を図面によつて説明する。
第１図 半導体基板１の１主面側に形成された
深いベース領域２ａと浅いベース領域２ｂを備
え、主面はSiO2層３によつて被覆されてなる。
深いベース領域２ａと浅いベース領域２ｂを備
え、主面はSiO2層３によつて被覆されてなる。
第２図 深いベース領域２ａに第１のエミツタ
領域を設けるためSiO2層３に開孔を設け、該開
孔にて基体の前記主面に被着するとともにSiO2
層上に積層してドープド酸化シリケートガラス層
４を被着する。上記酸化シリケートガラス層はエ
ミツタ領域形成用の不純物、たとえばベース領域
不純物がｐ型のときリンまたはヒ素の如きｎ型不
純物を添加して好適する。さらに前記ガラス層４
の形成方法としてSiH4、PH3（AsH3）、O2の混合
気を用い、500℃にて低温気相成長を施して好適
する。ついでドープド酸化シリケートガラス層４
に積層してリンゲツタ層を950℃〜1050℃にて形
成する。これによりSiO2層３、ドープド酸化シ
リケートガラス層４および前記両層と半導体基体
界面とに存在するアルカリイオンを高濃度リンゲ
ツタ層にて吸収除去し、低周波領域における１／
ノイズ（フリツカ雑音）を改善することにあ
る。なお、リンゲツタ層はふつ酸希釈液にて選択
エツチング除去される。
領域を設けるためSiO2層３に開孔を設け、該開
孔にて基体の前記主面に被着するとともにSiO2
層上に積層してドープド酸化シリケートガラス層
４を被着する。上記酸化シリケートガラス層はエ
ミツタ領域形成用の不純物、たとえばベース領域
不純物がｐ型のときリンまたはヒ素の如きｎ型不
純物を添加して好適する。さらに前記ガラス層４
の形成方法としてSiH4、PH3（AsH3）、O2の混合
気を用い、500℃にて低温気相成長を施して好適
する。ついでドープド酸化シリケートガラス層４
に積層してリンゲツタ層を950℃〜1050℃にて形
成する。これによりSiO2層３、ドープド酸化シ
リケートガラス層４および前記両層と半導体基体
界面とに存在するアルカリイオンを高濃度リンゲ
ツタ層にて吸収除去し、低周波領域における１／
ノイズ（フリツカ雑音）を改善することにあ
る。なお、リンゲツタ層はふつ酸希釈液にて選択
エツチング除去される。
第３図 前記に積層して所望の層厚の被覆層５
を形成する。この被覆層は深いベース層２ａに第
１のエミツタ領域を形成するとき、酸化性雰囲気
にて拡散形成する際に、酸化剤（酸素、水）がド
ープド酸化シリケートガラス層４およびSiO2層
３を通過し半導体基体１を酸化するのを防止する
層であることが必要条件となる。そして窒化けい
素、炭化けい素の絶縁層、また多結晶シリコン、
高温で安定なモリブデン、タングステンなどが用
いられる。窒化けい素層、炭化けい素の場合、酸
化性雰囲気における二酸化けい素への分解反応は
きわめて遅いため、その層厚は均一に形成できる
約1000Åもあれば充分である。また、多結晶シリ
コンの場合、酸化性雰囲気にて酸化されることに
よつて下層のSiO2層３、ドープド酸化シリケー
トガラス層４へ酸素または水が浸入することを阻
止する必要があるため、エミツタ形成の時間に充
分耐えうるだけの膜厚が必要となる。したがつ
て、膜厚としては約5000Åほど設ければ充分であ
る。さらにモリブデン、タングステン等は高温に
て充分に安定であるので、層厚として約1000Åあ
れば充分である。
を形成する。この被覆層は深いベース層２ａに第
１のエミツタ領域を形成するとき、酸化性雰囲気
にて拡散形成する際に、酸化剤（酸素、水）がド
ープド酸化シリケートガラス層４およびSiO2層
３を通過し半導体基体１を酸化するのを防止する
層であることが必要条件となる。そして窒化けい
素、炭化けい素の絶縁層、また多結晶シリコン、
高温で安定なモリブデン、タングステンなどが用
いられる。窒化けい素層、炭化けい素の場合、酸
化性雰囲気における二酸化けい素への分解反応は
きわめて遅いため、その層厚は均一に形成できる
約1000Åもあれば充分である。また、多結晶シリ
コンの場合、酸化性雰囲気にて酸化されることに
よつて下層のSiO2層３、ドープド酸化シリケー
トガラス層４へ酸素または水が浸入することを阻
止する必要があるため、エミツタ形成の時間に充
分耐えうるだけの膜厚が必要となる。したがつ
て、膜厚としては約5000Åほど設ければ充分であ
る。さらにモリブデン、タングステン等は高温に
て充分に安定であるので、層厚として約1000Åあ
れば充分である。
第４図 前記被覆層５に選択エツチングを施
し、ベース領域の不純物分布が酸素または水にて
酸化されることによつて大きく変化することを望
まない領域上のみに残す。図は浅いベース領域上
にのみ残すものであるが、たとえばベース抵抗の
様なシート抵抗変化を望まない領域上にも残すこ
とは半導体装置の特性の精密制御の点から望まし
い。
し、ベース領域の不純物分布が酸素または水にて
酸化されることによつて大きく変化することを望
まない領域上のみに残す。図は浅いベース領域上
にのみ残すものであるが、たとえばベース抵抗の
様なシート抵抗変化を望まない領域上にも残すこ
とは半導体装置の特性の精密制御の点から望まし
い。
第５図 エミツタ領域７ａを形成する。通常、
この工程は拡散源にリンとヒ素の混合不純物を用
いる際、1100℃にて15分間水蒸気を添加した窒
素、酸素混合気中に曝すことによりSiO2層３と
半導体基体１との間に酸化絶縁層６（SiO2）が数
百オングストロームから数千オングストロームの
層厚に形成される。また、この際トランジスタの
電流増幅率βは100〜200に制御される。上記酸化
絶縁層は浅いベース領域２ｂにエミツタ領域を形
成する熱工程にて、ドープド多結晶シリコン層４
から一例のリン、ヒ素の拡散不純物が半導体基体
側へ拡散供与するのを阻止し、形成されたトラン
ジスタの特性を保持する効果がある。前記工程に
て形成されたトランジスタは1050℃の熱処理を酸
化性乾燥酸素雰囲気中にて約１時間施してもβの
変動は10％以下であつた。これに対し、前記エミ
ツタの工程を不活性雰囲気中にて施した場合、の
ちの熱処理工程を950℃酸化性雰囲気（乾燥酸素
雰囲気）中にて30分間処理すると、βが２〜４倍
に変化する。したがつて、前記エミツタ形成工程
にて酸化性雰囲気（スチーム酸化）により酸化絶
縁層６の形成を施すことは、形成されるトランジ
スタの精密制御にとつて必要条件となる。またド
ープド多結晶シリコン層４を選択的に配置するこ
とによつてこの下部の浅いベース領域２ｂにおけ
る不純物の表面での「垂れ下がり」が完全に防止
でき、さらに該領域のシート抵抗値も拡散理論か
ら予測される値に、エミツタ形成熱処理工程を経
ても精密に制御することが可能である。なお、上
記は基体表面が酸化されて不純物分布を変えるこ
とがないことに因る。
この工程は拡散源にリンとヒ素の混合不純物を用
いる際、1100℃にて15分間水蒸気を添加した窒
素、酸素混合気中に曝すことによりSiO2層３と
半導体基体１との間に酸化絶縁層６（SiO2）が数
百オングストロームから数千オングストロームの
層厚に形成される。また、この際トランジスタの
電流増幅率βは100〜200に制御される。上記酸化
絶縁層は浅いベース領域２ｂにエミツタ領域を形
成する熱工程にて、ドープド多結晶シリコン層４
から一例のリン、ヒ素の拡散不純物が半導体基体
側へ拡散供与するのを阻止し、形成されたトラン
ジスタの特性を保持する効果がある。前記工程に
て形成されたトランジスタは1050℃の熱処理を酸
化性乾燥酸素雰囲気中にて約１時間施してもβの
変動は10％以下であつた。これに対し、前記エミ
ツタの工程を不活性雰囲気中にて施した場合、の
ちの熱処理工程を950℃酸化性雰囲気（乾燥酸素
雰囲気）中にて30分間処理すると、βが２〜４倍
に変化する。したがつて、前記エミツタ形成工程
にて酸化性雰囲気（スチーム酸化）により酸化絶
縁層６の形成を施すことは、形成されるトランジ
スタの精密制御にとつて必要条件となる。またド
ープド多結晶シリコン層４を選択的に配置するこ
とによつてこの下部の浅いベース領域２ｂにおけ
る不純物の表面での「垂れ下がり」が完全に防止
でき、さらに該領域のシート抵抗値も拡散理論か
ら予測される値に、エミツタ形成熱処理工程を経
ても精密に制御することが可能である。なお、上
記は基体表面が酸化されて不純物分布を変えるこ
とがないことに因る。
第６図 前記被覆層５′を選択的に除去する。
第７図ａまたは同図ｂ 浅いベース領域２ｂに
エミツタ領域を形成するための開孔を設ける。図
ａにおける開孔は基体上の積層層３，４を同型に
穿設した開孔８、図ｂにおける開孔は選択的に異
なる型状に穿設連通せしめた開孔（３ａおよび４
ａ）で、図ａの開孔８は比較的大型に、図ｂの開
孔は、上部の開孔４ａは大型に、下部の開孔３ａ
は精密に形成される特徴を備える。
エミツタ領域を形成するための開孔を設ける。図
ａにおける開孔は基体上の積層層３，４を同型に
穿設した開孔８、図ｂにおける開孔は選択的に異
なる型状に穿設連通せしめた開孔（３ａおよび４
ａ）で、図ａの開孔８は比較的大型に、図ｂの開
孔は、上部の開孔４ａは大型に、下部の開孔３ａ
は精密に形成される特徴を備える。
ついで浅いベース領域にエミツタ領域７ｂを周
知の手段によつて形成する。図示を省略して第７
図ａ，ｂに形成されたエミツタ領域を示すが、一
例としてリン・ヒ素がドープされた多結晶シリコ
ン層を3000Å厚に被着し、加熱を施して不純物拡
散により形成される。上記において、ベースの深
さが約1.2μのとき30分間の拡散にて酸化性雰囲
気（乾燥酸素）中にてβを100に制御できた。こ
のとき、深い拡散を有するトランジスタβはほと
んど変化をみないという著効があつた。
知の手段によつて形成する。図示を省略して第７
図ａ，ｂに形成されたエミツタ領域を示すが、一
例としてリン・ヒ素がドープされた多結晶シリコ
ン層を3000Å厚に被着し、加熱を施して不純物拡
散により形成される。上記において、ベースの深
さが約1.2μのとき30分間の拡散にて酸化性雰囲
気（乾燥酸素）中にてβを100に制御できた。こ
のとき、深い拡散を有するトランジスタβはほと
んど変化をみないという著効があつた。
次にこの発明にかゝるさらに一実施例の半導体
装置の製造方法の要部を工程順に示す第８図ない
し第１１図によつて説明する。
装置の製造方法の要部を工程順に示す第８図ない
し第１１図によつて説明する。
第８図 半導体基体１の１主面側に深いベース
領域２ａと浅いベース領域２ｂとを形成し、この
主面をSiO2層３にて被覆する。
領域２ａと浅いベース領域２ｂとを形成し、この
主面をSiO2層３にて被覆する。
第９図 深いベース領域２ａに第１のエミツタ
領域を設けるためSiO2層３に開孔９を設ける。
なお、浅いベース領域はSiO2層３に積層被覆し
たSi3N4層８にて保護される。
領域を設けるためSiO2層３に開孔９を設ける。
なお、浅いベース領域はSiO2層３に積層被覆し
たSi3N4層８にて保護される。
第１０図 前記開孔部にリンのデポジシヨン
（Ｐ―Deposition）を施す。これは一般に行なわ
れるオキシ塩化リン（POCl3）と酸素との混合気
による手段にて好適する。図示の１０はリンガラ
ス層、１７a′はエミツタデポジシヨン層を示す。
（Ｐ―Deposition）を施す。これは一般に行なわ
れるオキシ塩化リン（POCl3）と酸素との混合気
による手段にて好適する。図示の１０はリンガラ
ス層、１７a′はエミツタデポジシヨン層を示す。
第１１図 水蒸気を含む酸化性の雰囲気中にて
加熱（いわゆるスチーム酸化）を施し、エミツタ
スランピングによるエミツタ領域１７ａが形成さ
れる。
加熱（いわゆるスチーム酸化）を施し、エミツタ
スランピングによるエミツタ領域１７ａが形成さ
れる。
次にこの発明にかゝるさらに別の一実施例の製
造方法の要部を工程順に第１２図ないし第１４図
によつて示す。
造方法の要部を工程順に第１２図ないし第１４図
によつて示す。
第１２図 半導体基体１の１主面側に深いベー
ス領域２ａと浅いベース領域２ｂとを形成し、こ
の主面をSiO2層３にて被覆する。深いベース領
域２ａに第１のエミツタ領域を設けるための開孔
９を設ける。なお、浅いベース領域はSiO2層３
に積層被覆したSi3N4層８にて保護される。
ス領域２ａと浅いベース領域２ｂとを形成し、こ
の主面をSiO2層３にて被覆する。深いベース領
域２ａに第１のエミツタ領域を設けるための開孔
９を設ける。なお、浅いベース領域はSiO2層３
に積層被覆したSi3N4層８にて保護される。
第１３図 前記開孔９より周知のイオン打込を
施し、イオン打込層２７a′を形成する。
施し、イオン打込層２７a′を形成する。
第１４図 水蒸気を含む酸化性の雰囲気中にて
加熱（スチーム酸化）を施し、エミツタスランピ
ングによるエミツタ領域２７ａを形成する。
加熱（スチーム酸化）を施し、エミツタスランピ
ングによるエミツタ領域２７ａを形成する。
叙上の如く酸化性雰囲気中で加熱を施すことに
より、イオン打込によつて荒された深いベース領
域のエミツタ領域表面（基板表面）を酸化させる
ことができ、荒れた面を除去することができる。
より、イオン打込によつて荒された深いベース領
域のエミツタ領域表面（基板表面）を酸化させる
ことができ、荒れた面を除去することができる。
この発明によれば、一つの基体に形成される拡
散深さの異なる複数トランジスタを備える半導体
装置の製造において、水の通過を阻止する層を選
択的に配置することによりトランジスタのβ特性
を、のちの工程における熱処理をほとんど考慮す
ることなく、拡散の深さの差を問わず完全かつ精
密に制御することを可能ならしめるなど顕著な効
果がある。
散深さの異なる複数トランジスタを備える半導体
装置の製造において、水の通過を阻止する層を選
択的に配置することによりトランジスタのβ特性
を、のちの工程における熱処理をほとんど考慮す
ることなく、拡散の深さの差を問わず完全かつ精
密に制御することを可能ならしめるなど顕著な効
果がある。
また、第８図以降に示される実施例の如くすれ
ば、浅い拡散層を有するトランジスタのβ特性の
コントロールのために後の熱処理を見込むことを
要するも、浅い拡散層の表面のたれ下りの現象は
防止できる利点がある。
ば、浅い拡散層を有するトランジスタのβ特性の
コントロールのために後の熱処理を見込むことを
要するも、浅い拡散層の表面のたれ下りの現象は
防止できる利点がある。
なお、この発明方法は上記に基づきリン、リン
ヒ素シリケートガラスによるエミツタ形成に限定
されるものでない。
ヒ素シリケートガラスによるエミツタ形成に限定
されるものでない。
第１図ないし第７図ａ，ｂはこの発明の一実施
例の半導体装置の製造方法を工程順に示すいずれ
も断面図、第８図ないし第１１図、および第１２
図ないし第１４図はいずれも夫々がこの発明の別
の実施例の半導体装置の製造方法を工程順に示す
いずれも断面図である。なお、図中同一符号は同
一または相当部分を夫々示すものとする。 １……半導体基体、２ａ……深いベース領域、
２ｂ……浅いベース領域、３……電気絶縁層、４
……多結晶シリコン層、５……被覆層、６……酸
化絶縁層、７ａ，１７ａ，２７ａ……深いベース
領域のエミツタ領域、７ｂ……浅いベース領域の
エミツタ領域。
例の半導体装置の製造方法を工程順に示すいずれ
も断面図、第８図ないし第１１図、および第１２
図ないし第１４図はいずれも夫々がこの発明の別
の実施例の半導体装置の製造方法を工程順に示す
いずれも断面図である。なお、図中同一符号は同
一または相当部分を夫々示すものとする。 １……半導体基体、２ａ……深いベース領域、
２ｂ……浅いベース領域、３……電気絶縁層、４
……多結晶シリコン層、５……被覆層、６……酸
化絶縁層、７ａ，１７ａ，２７ａ……深いベース
領域のエミツタ領域、７ｂ……浅いベース領域の
エミツタ領域。
Claims (1)
- 【特許請求の範囲】 １ 一主面側に深いベース領域と浅いベース領域
が形成された半導体基板のこの主面を電気絶縁層
で被覆し、酸素および酸素化合物の拡散定数が前
記電気絶縁層よりも小さい被覆層を浅いベース領
域上の電気絶縁層に積層形成し、前記深いベース
領域上の電気絶縁層におけるエミツタ領域形成予
定域に開口してエミツタ形成不純物を導入したの
ち、酸化性雰囲気中にて加熱しエミツタ領域を形
成し、ついで前記被覆層を除去して浅いベース領
域にエミツタ領域を形成することを特徴とする半
導体装置の製造方法。 ２ 被覆層が窒化けい素、炭化けい素、多結晶シ
リコン、モリブデン、タングステンのいずれかで
あることを特徴とする特許請求の範囲第１項記載
の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12783478A JPS5555559A (en) | 1978-10-19 | 1978-10-19 | Method of fabricating semiconductor device |
| US06/084,302 US4261765A (en) | 1978-10-19 | 1979-10-12 | Method of manufacturing a semiconductor device |
| GB7935995A GB2033660B (en) | 1978-10-19 | 1979-10-17 | Manufacturing transistors having different characteristics |
| DE2942236A DE2942236C2 (de) | 1978-10-19 | 1979-10-18 | Verfahren zur Herstellung einer Halbleiteranordnung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12783478A JPS5555559A (en) | 1978-10-19 | 1978-10-19 | Method of fabricating semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5555559A JPS5555559A (en) | 1980-04-23 |
| JPS6157712B2 true JPS6157712B2 (ja) | 1986-12-08 |
Family
ID=14969805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12783478A Granted JPS5555559A (en) | 1978-10-19 | 1978-10-19 | Method of fabricating semiconductor device |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4261765A (ja) |
| JP (1) | JPS5555559A (ja) |
| DE (1) | DE2942236C2 (ja) |
| GB (1) | GB2033660B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20220044786A (ko) * | 2019-09-11 | 2022-04-11 | 로레알 | 휴먼 케라틴 섬유들, 특히 눈썹들에 메이크업을 도포하기 위한 어플리케이터 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5933860A (ja) * | 1982-08-19 | 1984-02-23 | Toshiba Corp | 半導体装置およびその製造方法 |
| US4499653A (en) * | 1983-11-03 | 1985-02-19 | Westinghouse Electric Corp. | Small dimension field effect transistor using phosphorous doped silicon glass reflow process |
| JPS60117765A (ja) * | 1983-11-30 | 1985-06-25 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4939104A (en) * | 1984-10-31 | 1990-07-03 | Texas Instruments, Incorporated | Method for forming a buried lateral contact |
| EP0768714B1 (en) * | 1995-10-09 | 2003-09-17 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Construction method for power devices with deep edge ring |
| EP0772242B1 (en) | 1995-10-30 | 2006-04-05 | STMicroelectronics S.r.l. | Single feature size MOS technology power device |
| DE69533134T2 (de) | 1995-10-30 | 2005-07-07 | Stmicroelectronics S.R.L., Agrate Brianza | Leistungsbauteil hoher Dichte in MOS-Technologie |
| EP0961325B1 (en) | 1998-05-26 | 2008-05-07 | STMicroelectronics S.r.l. | High integration density MOS technology power device |
| US6372595B1 (en) | 1999-12-03 | 2002-04-16 | Legerity, Inc. | Lateral bipolar junction transistor with reduced parasitic current loss |
| US6437421B1 (en) * | 1999-12-03 | 2002-08-20 | Legerity, Inc. | Self-aligned dual-base semiconductor process and structure incorporating multiple bipolar device types |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3566218A (en) * | 1968-10-02 | 1971-02-23 | Nat Semiconductor Corp The | Multiple base width integrated circuit |
| JPS502477A (ja) * | 1973-05-07 | 1975-01-11 | ||
| US3992232A (en) * | 1973-08-06 | 1976-11-16 | Hitachi, Ltd. | Method of manufacturing semiconductor device having oxide isolation structure and guard ring |
| JPS5214594B2 (ja) * | 1973-10-17 | 1977-04-22 | ||
| US3883889A (en) * | 1974-04-15 | 1975-05-13 | Micro Power Systems Inc | Silicon-oxygen-nitrogen layers for semiconductor devices |
| US4030952A (en) * | 1974-04-18 | 1977-06-21 | Fairchild Camera And Instrument Corporation | Method of MOS circuit fabrication |
| DE2453134C3 (de) * | 1974-11-08 | 1983-02-10 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Planardiffusionsverfahren |
| JPS5216186A (en) * | 1975-07-30 | 1977-02-07 | Hitachi Ltd | Producing method of semiconductor device |
| JPS5922380B2 (ja) * | 1975-12-03 | 1984-05-26 | 株式会社東芝 | ハンドウタイソシノ セイゾウホウホウ |
| JPS5269587A (en) * | 1975-12-08 | 1977-06-09 | Hitachi Ltd | Device and manufacture for high voltage resisting semiconductor |
| NL7604986A (nl) * | 1976-05-11 | 1977-11-15 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleider- inrichting, en inrichting vervaardigd door toe- passing van de werkwijze. |
| US4110125A (en) * | 1977-03-03 | 1978-08-29 | International Business Machines Corporation | Method for fabricating semiconductor devices |
-
1978
- 1978-10-19 JP JP12783478A patent/JPS5555559A/ja active Granted
-
1979
- 1979-10-12 US US06/084,302 patent/US4261765A/en not_active Expired - Lifetime
- 1979-10-17 GB GB7935995A patent/GB2033660B/en not_active Expired
- 1979-10-18 DE DE2942236A patent/DE2942236C2/de not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20220044786A (ko) * | 2019-09-11 | 2022-04-11 | 로레알 | 휴먼 케라틴 섬유들, 특히 눈썹들에 메이크업을 도포하기 위한 어플리케이터 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5555559A (en) | 1980-04-23 |
| DE2942236A1 (de) | 1980-04-24 |
| US4261765A (en) | 1981-04-14 |
| GB2033660A (en) | 1980-05-21 |
| DE2942236C2 (de) | 1984-10-18 |
| GB2033660B (en) | 1983-01-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4178191A (en) | Process of making a planar MOS silicon-on-insulating substrate device | |
| JPS6231506B2 (ja) | ||
| US6222250B1 (en) | Bipolar transistor device and method for manufacturing the same | |
| US4261765A (en) | Method of manufacturing a semiconductor device | |
| US4333774A (en) | Method for producing walled emitter type bipolar transistors | |
| JP3039978B2 (ja) | 集積ｍｉｓｆｅｔデバイス中に電界分離構造及びゲート構造を形成する方法 | |
| JPS6123657B2 (ja) | ||
| US4755863A (en) | Semiconductor device having a semiconductor substrate with a high impurity concentration | |
| JPS6133253B2 (ja) | ||
| RU1830156C (ru) | Способ изготовлени полупроводниковых приборов | |
| JPH0834193B2 (ja) | 半導体デバイスの製造方法 | |
| JPS6119118A (ja) | 半導体基板の製造方法 | |
| JPH03116968A (ja) | 半導体装置の製造方法 | |
| JPH0682668B2 (ja) | 半導体装置の製造方法 | |
| JP2533141B2 (ja) | 半導体装置の製造方法 | |
| JPH0373139B2 (ja) | ||
| JPH0230124A (ja) | 半導体装置の製造方法 | |
| JPH0778833A (ja) | バイポーラトランジスタとその製造方法 | |
| JPS6115372A (ja) | 半導体装置およびその製造方法 | |
| JP2685448B2 (ja) | 半導体装置の製造方法 | |
| JPS60103613A (ja) | 半導体装置の製造方法 | |
| JPS58142573A (ja) | 半導体集積回路およびその製造方法 | |
| JPS6120154B2 (ja) | ||
| JPH0239093B2 (ja) | ||
| JPS61241941A (ja) | 半導体装置の製造方法 |