JPH0737378A - メモリ素子 - Google Patents
メモリ素子Info
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- JPH0737378A JPH0737378A JP5177835A JP17783593A JPH0737378A JP H0737378 A JPH0737378 A JP H0737378A JP 5177835 A JP5177835 A JP 5177835A JP 17783593 A JP17783593 A JP 17783593A JP H0737378 A JPH0737378 A JP H0737378A
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- 239000011159 matrix material Substances 0.000 claims abstract description 3
- 230000000873 masking effect Effects 0.000 claims description 30
- 238000013500 data storage Methods 0.000 claims 1
- 239000003973 paint Substances 0.000 abstract 1
- 230000006870 function Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 2
- 235000021438 curry Nutrition 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- Static Random-Access Memory (AREA)
- Controls And Circuits For Display Device (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 メモリ内の任意の領域の塗りつぶし、特に行
方向に長い領域の塗りつぶしを高速に行う。 【構成】 記憶手段４はメモリセルがマトリクス状に配
列されている。行アドレスデコード１によって記憶手段
の行アドレスがデコードされる。列アドレスデコード２
によって記憶手段の列アドレスがデコードされる。カラ
ーレジスタ５には入力データが一時的に保持され、行ア
ドレスデコードと列アドレスデコードとによって選択さ
れたメモリセルに入力データを書き込まれる（第１のデ
ータ入力）。行アドレスの下位数ビットに無関係に複数
の行アドレスに対してカラーレジスタのデータを同時に
メモリセルに書き込む（第２のデータ入力）。第１のデ
ータ入力と第２のデータ入力とは必要に応じてを切り換
えられる。
方向に長い領域の塗りつぶしを高速に行う。 【構成】 記憶手段４はメモリセルがマトリクス状に配
列されている。行アドレスデコード１によって記憶手段
の行アドレスがデコードされる。列アドレスデコード２
によって記憶手段の列アドレスがデコードされる。カラ
ーレジスタ５には入力データが一時的に保持され、行ア
ドレスデコードと列アドレスデコードとによって選択さ
れたメモリセルに入力データを書き込まれる（第１のデ
ータ入力）。行アドレスの下位数ビットに無関係に複数
の行アドレスに対してカラーレジスタのデータを同時に
メモリセルに書き込む（第２のデータ入力）。第１のデ
ータ入力と第２のデータ入力とは必要に応じてを切り換
えられる。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ素子に関
し、特に、画像処理装置のように同一データを複数のメ
モリセルに高速に書き込む必要のある装置に用いられる
メモリ素子に関する。
し、特に、画像処理装置のように同一データを複数のメ
モリセルに高速に書き込む必要のある装置に用いられる
メモリ素子に関する。
【０００２】
【従来の技術】一般に、この種のメモリ素子として特開
平３−１５７８９４号公報に記載された半導体メモリ素
子が知られている。
平３−１５７８９４号公報に記載された半導体メモリ素
子が知られている。
【０００３】一般に、メモリ素子においてデータを書き
込む場合、行アドレス及び列アドレスを入力し、指定さ
れたメモリセルにのみデータを書き込む通常の書き込み
サイクルと、メモリ素子内部のレジスタにデータを書き
込んだ後、行アドレス及び列アドレスを入力する際にモ
ード切り換え信号によって、列アドレスの下位数ビット
に無関係に複数の列アドレスに対応するメモリセルに前
記レジスタのデータを書き込むブロックライトサイクル
が存在する。
込む場合、行アドレス及び列アドレスを入力し、指定さ
れたメモリセルにのみデータを書き込む通常の書き込み
サイクルと、メモリ素子内部のレジスタにデータを書き
込んだ後、行アドレス及び列アドレスを入力する際にモ
ード切り換え信号によって、列アドレスの下位数ビット
に無関係に複数の列アドレスに対応するメモリセルに前
記レジスタのデータを書き込むブロックライトサイクル
が存在する。
【０００４】
【発明が解決しようとする課題】上述したメモリ素子で
は、行方向に連続した複数のアドレスに同一データを書
き込む際には上述のようにブロックライト機能が存在す
るので高速に処理できるが、列方向に連続した複数のア
ドレスに同一データを書き込む際には、１回のアクセス
で１つのアドレスしか書き込むことができず、その結
果、処理速度が遅くなってしまうという問題がある。
は、行方向に連続した複数のアドレスに同一データを書
き込む際には上述のようにブロックライト機能が存在す
るので高速に処理できるが、列方向に連続した複数のア
ドレスに同一データを書き込む際には、１回のアクセス
で１つのアドレスしか書き込むことができず、その結
果、処理速度が遅くなってしまうという問題がある。
【０００５】本発明の目的は列方向に連続した複数のア
ドレスに同一データを書き込む際にも高速処理が可能な
メモリ素子を提供することにある。
ドレスに同一データを書き込む際にも高速処理が可能な
メモリ素子を提供することにある。
【０００６】
【課題を解決するための手段】本発明によれば、メモリ
セルをマトリクス状に配列した記憶手段と、前記記憶手
段の行アドレスをデコードする行アドレスデコード手段
と、前記記憶手段の列アドレスをデコードする列アドレ
スデコード手段と、入力データを一時的に保持するデー
タ一時記憶手段と、前記行アドレスデコード手段と前記
列アドレスデコード手段によって選択された前記記憶手
段のメモリセルに入力データを書き込む第１のデータ入
力手段と、前記行アドレスの下位数ビットに無関係に複
数の行アドレスに対して前記データ一時記憶手段のデー
タを同時に書き込む第２のデータ入力手段と、前記第１
のデータ入力手段と前記第２のデータ入力手段を切り換
える切り換え手段とを有することを特徴とするメモリ素
子が得られる。
セルをマトリクス状に配列した記憶手段と、前記記憶手
段の行アドレスをデコードする行アドレスデコード手段
と、前記記憶手段の列アドレスをデコードする列アドレ
スデコード手段と、入力データを一時的に保持するデー
タ一時記憶手段と、前記行アドレスデコード手段と前記
列アドレスデコード手段によって選択された前記記憶手
段のメモリセルに入力データを書き込む第１のデータ入
力手段と、前記行アドレスの下位数ビットに無関係に複
数の行アドレスに対して前記データ一時記憶手段のデー
タを同時に書き込む第２のデータ入力手段と、前記第１
のデータ入力手段と前記第２のデータ入力手段を切り換
える切り換え手段とを有することを特徴とするメモリ素
子が得られる。
【０００７】更に、本発明によるメモリ素子は、前記列
アドレスの下位数ビットに無関係に複数の列アドレスに
対して前記データ一時記憶手段のデータを同時に書き込
む第３のデータ入力手段と、前記第２のデータ入力手段
と前記第３のデータ入力手段を併用し、前記行アドレス
の下位数ビットと前記列アドレスの下位数ビットに無関
係に複数の行アドレス及び列アドレスに対応するメモリ
セルにデータを書き込む第４のデータ入力手段と、前記
第３のデータ入力手段及び前記第４のデータ入力手段に
切り換える切り換え手段を有することを特徴とする。
アドレスの下位数ビットに無関係に複数の列アドレスに
対して前記データ一時記憶手段のデータを同時に書き込
む第３のデータ入力手段と、前記第２のデータ入力手段
と前記第３のデータ入力手段を併用し、前記行アドレス
の下位数ビットと前記列アドレスの下位数ビットに無関
係に複数の行アドレス及び列アドレスに対応するメモリ
セルにデータを書き込む第４のデータ入力手段と、前記
第３のデータ入力手段及び前記第４のデータ入力手段に
切り換える切り換え手段を有することを特徴とする。
【０００８】加えて、本発明によるメモリ素子は、デー
タの奥行き方向に対して任意のビットの書き込みをマス
クするデータマスク手段を有することを特徴とする。
タの奥行き方向に対して任意のビットの書き込みをマス
クするデータマスク手段を有することを特徴とする。
【０００９】また、本発明によるメモリ素子は、メモリ
アレイの行方向に対して任意の行アドレスの書き込みを
マスクする行方向マスク手段と、メモリアレイの列方向
に対して任意のアドレスの書き込みをマスクする列方向
マスク手段とを有することを特徴とする。
アレイの行方向に対して任意の行アドレスの書き込みを
マスクする行方向マスク手段と、メモリアレイの列方向
に対して任意のアドレスの書き込みをマスクする列方向
マスク手段とを有することを特徴とする。
【００１０】
【実施例】以下本発明について実施例によって説明す
る。
る。
【００１１】図１を参照して、この実施例では、行アド
レス下位２ビットに無関係に４つの連続した行アドレス
に同一のデータを書き込める機能を有し、行アドレス９
ビット、列アドレス９ビット、入出力データ幅４ビット
のメモリ素子を例として挙げている。上位行アドレスデ
コーダ１ａは、アドレスＡ２〜Ａ８をデコードし、２9
行あるメモリセルアレイ４の中の４行を選択する。下位
行アドレスデコーダ１ｂには、アドレスＡ０〜Ａ１をデ
コードして上位行アドレスデコーダ１ａによって選択さ
れた４行の中から１行を書き込み可能にする通常書き込
みモードと、アドレスＡ０〜Ａ１を無視して上位行アド
レスデコーダ１ａによって選択された４行全てを書き込
み可能にするブロックライトモードが存在し、モード切
り替え用の制御信号ＢＷＥが入力されている。列アドレ
スデコーダ２はアドレスＡ０〜Ａ８をデコードして２9
列の中の１列を書き込み可能にする。センスアンプ・Ｉ
／Ｏコントローラ３は行・列共に書き込み可能となった
メモリセルアレイ４にデータを供給する。カラーレジス
タ５はブロックライト動作時に使用されるデータを前も
って記憶させておくもので、センスアンプ・Ｉ／Ｏコン
トローラにデータを出力する。
レス下位２ビットに無関係に４つの連続した行アドレス
に同一のデータを書き込める機能を有し、行アドレス９
ビット、列アドレス９ビット、入出力データ幅４ビット
のメモリ素子を例として挙げている。上位行アドレスデ
コーダ１ａは、アドレスＡ２〜Ａ８をデコードし、２9
行あるメモリセルアレイ４の中の４行を選択する。下位
行アドレスデコーダ１ｂには、アドレスＡ０〜Ａ１をデ
コードして上位行アドレスデコーダ１ａによって選択さ
れた４行の中から１行を書き込み可能にする通常書き込
みモードと、アドレスＡ０〜Ａ１を無視して上位行アド
レスデコーダ１ａによって選択された４行全てを書き込
み可能にするブロックライトモードが存在し、モード切
り替え用の制御信号ＢＷＥが入力されている。列アドレ
スデコーダ２はアドレスＡ０〜Ａ８をデコードして２9
列の中の１列を書き込み可能にする。センスアンプ・Ｉ
／Ｏコントローラ３は行・列共に書き込み可能となった
メモリセルアレイ４にデータを供給する。カラーレジス
タ５はブロックライト動作時に使用されるデータを前も
って記憶させておくもので、センスアンプ・Ｉ／Ｏコン
トローラにデータを出力する。
【００１２】図２は図１に示すメモリ素子のブロックラ
イトモードにおけるタイミングチャートである。以降、
図２のタイミングチャートに沿って図１に示すメモリ素
子の動作を説明する。
イトモードにおけるタイミングチャートである。以降、
図２のタイミングチャートに沿って図１に示すメモリ素
子の動作を説明する。
【００１３】図２のｔ２のタイミング、即ち、行アドレ
スストローブ信号ＲＡＳの立ち下がりで行アドレスが行
デコーダ１に取り込まれるが、この時アウトプットイネ
ーブル信号ＯＥがＨＩで、モード切り換え信号ＢＷＥが
ＨＩの場合、ブロックライトモードになり、アドレスＡ
０〜Ａ１が無視され、行アドレスデコーダ１ａによって
選択された行アドレスＲＮ０〜ＲＮ３が全て書き込み可
能となる。次に、ｔ４のタイミング、即ち列アドレスス
トローブ信号ＣＡＳの立ち下がりで列アドレスが取り込
まれ、列デコーダ２によってデコードされて１つの列ア
ドレスＣＭが書き込み可能となる。この時、予めカラー
レジスタ５に設定されていたデータがセンスアンプ・Ｉ
／Ｏコントローラ３を通して、行アドレス、列アドレス
が共に書き込み可能になったメモリセルＳＮ０〜ＳＮ３
に同時に書き込まれる。
スストローブ信号ＲＡＳの立ち下がりで行アドレスが行
デコーダ１に取り込まれるが、この時アウトプットイネ
ーブル信号ＯＥがＨＩで、モード切り換え信号ＢＷＥが
ＨＩの場合、ブロックライトモードになり、アドレスＡ
０〜Ａ１が無視され、行アドレスデコーダ１ａによって
選択された行アドレスＲＮ０〜ＲＮ３が全て書き込み可
能となる。次に、ｔ４のタイミング、即ち列アドレスス
トローブ信号ＣＡＳの立ち下がりで列アドレスが取り込
まれ、列デコーダ２によってデコードされて１つの列ア
ドレスＣＭが書き込み可能となる。この時、予めカラー
レジスタ５に設定されていたデータがセンスアンプ・Ｉ
／Ｏコントローラ３を通して、行アドレス、列アドレス
が共に書き込み可能になったメモリセルＳＮ０〜ＳＮ３
に同時に書き込まれる。
【００１４】次に、本発明の第２の実施例について説明
する。図３を参照して、この実施例では、図１のセンス
アンプ・Ｉ／Ｏコントローラ３からメモリセルアレイ４
につながるデータ入力線をデータ方向マスク制御回路６
によって書き込み制御したものである。また、メモリセ
ルＳＰ０〜ＳＰ３はそれぞれ、メモリプレーンＰ０〜Ｐ
３の中でブロックライト時に行アドレスデコーダ１及び
列アドレスデコーダ２によって選択されたメモリセルで
ある。
する。図３を参照して、この実施例では、図１のセンス
アンプ・Ｉ／Ｏコントローラ３からメモリセルアレイ４
につながるデータ入力線をデータ方向マスク制御回路６
によって書き込み制御したものである。また、メモリセ
ルＳＰ０〜ＳＰ３はそれぞれ、メモリプレーンＰ０〜Ｐ
３の中でブロックライト時に行アドレスデコーダ１及び
列アドレスデコーダ２によって選択されたメモリセルで
ある。
【００１５】以降、マスク機能の一例として、メモリプ
レーンＰ１をマスクする場合について説明する。図４は
データの奥行き方向に対して書き込みをマスクする場合
のタイミングチャートである。メモリ素子の動作モード
がブロックライトモードになり、４行×１列のメモリセ
ルが選択される動作は図１と同様である。データ方向の
マスク機能はｔ２のタイミングでライトイネーブル信号
ＷＥがＬＯＷの時に有効となり、その時のデータ信号Ｄ
０〜Ｄ３の値がマスクデータとしてデータ方向マスク制
御回路６に取り込まれる。マスクデータがＨＩでマスク
無し、ＬＯＷでマスクが掛かるように制御する場合、メ
モリプレーンＰ１をマスクしたい時は、Ｄ０〜Ｄ３＝１
０１１を入力する。カラーレジスタ５のデータが選択さ
れたメモリセルに書き込まれる時、データ方向マスク制
御回路６によってＳＰ１の書き込みが禁止され、ＳＰ０
〜ＳＰ２、ＳＰ３のみ書き込みが行われる。マスクデー
タはｔ２のタイミングでデータ信号Ｄ０〜Ｄ３から入力
する事で任意に設定できる。
レーンＰ１をマスクする場合について説明する。図４は
データの奥行き方向に対して書き込みをマスクする場合
のタイミングチャートである。メモリ素子の動作モード
がブロックライトモードになり、４行×１列のメモリセ
ルが選択される動作は図１と同様である。データ方向の
マスク機能はｔ２のタイミングでライトイネーブル信号
ＷＥがＬＯＷの時に有効となり、その時のデータ信号Ｄ
０〜Ｄ３の値がマスクデータとしてデータ方向マスク制
御回路６に取り込まれる。マスクデータがＨＩでマスク
無し、ＬＯＷでマスクが掛かるように制御する場合、メ
モリプレーンＰ１をマスクしたい時は、Ｄ０〜Ｄ３＝１
０１１を入力する。カラーレジスタ５のデータが選択さ
れたメモリセルに書き込まれる時、データ方向マスク制
御回路６によってＳＰ１の書き込みが禁止され、ＳＰ０
〜ＳＰ２、ＳＰ３のみ書き込みが行われる。マスクデー
タはｔ２のタイミングでデータ信号Ｄ０〜Ｄ３から入力
する事で任意に設定できる。
【００１６】次に、本発明の第３の実施例について説明
する。図５を参照して、この実施例では、図１に示す下
位行デコーダ１ｂからメモリセルアレイ４につながる行
アドレス線をマスク制御回路７によって書き込み制御し
たものである。また、メモリセルＳＮ０〜ＳＮ３はブロ
ックライト時に行アドレスデコーダ１及び列アドレスデ
コーダ２によって選択されたメモリセルである。
する。図５を参照して、この実施例では、図１に示す下
位行デコーダ１ｂからメモリセルアレイ４につながる行
アドレス線をマスク制御回路７によって書き込み制御し
たものである。また、メモリセルＳＮ０〜ＳＮ３はブロ
ックライト時に行アドレスデコーダ１及び列アドレスデ
コーダ２によって選択されたメモリセルである。
【００１７】以降、マスク機能の一例としてメモリセル
ＳＮ２をマスクする場合について説明する。図６は本発
明における行方向に対して書き込みをマスクする場合の
タイミングチャートである。メモリ素子の動作モードが
ブロックライトモードになり、４行×１列のメモリセル
が選択される動作については上述（第１の実施例）の説
明と同様である。行方向のマスク機能はｔ２のタイミン
グでモード切り換え信号ＢＷＥがＨＩで、ライトイネー
ブル信号ＷＥがＨＩの時に有効となり、その時のデータ
信号Ｄ０〜Ｄ３の値がマスクデータとして行方向マスク
制御回路７に取り込まれる。マスクデータがＨＩでマス
ク無し、ＬＯＷでマスクが掛かる様に制御する場合、メ
モリセルＳＮ２をマスクしたい時は、Ｄ０〜Ｄ３＝１１
０１を入力する。行方向マスク制御回路７は、行デコー
ダ１によって選択された行アドレスＲＮ０〜ＲＮ３の中
でＲＮ２の書き込みを禁止する。カレーレジスタ５のデ
ータは、行・列共に書き込み可能となったメモリセルＳ
Ｎ０〜ＳＮ１、ＳＮ３のみ書込まれる。行方向マスクデ
ータはｔ２のタイミングでデータ信号Ｄ０〜Ｄ３から入
力する事で任意に設定できる。
ＳＮ２をマスクする場合について説明する。図６は本発
明における行方向に対して書き込みをマスクする場合の
タイミングチャートである。メモリ素子の動作モードが
ブロックライトモードになり、４行×１列のメモリセル
が選択される動作については上述（第１の実施例）の説
明と同様である。行方向のマスク機能はｔ２のタイミン
グでモード切り換え信号ＢＷＥがＨＩで、ライトイネー
ブル信号ＷＥがＨＩの時に有効となり、その時のデータ
信号Ｄ０〜Ｄ３の値がマスクデータとして行方向マスク
制御回路７に取り込まれる。マスクデータがＨＩでマス
ク無し、ＬＯＷでマスクが掛かる様に制御する場合、メ
モリセルＳＮ２をマスクしたい時は、Ｄ０〜Ｄ３＝１１
０１を入力する。行方向マスク制御回路７は、行デコー
ダ１によって選択された行アドレスＲＮ０〜ＲＮ３の中
でＲＮ２の書き込みを禁止する。カレーレジスタ５のデ
ータは、行・列共に書き込み可能となったメモリセルＳ
Ｎ０〜ＳＮ１、ＳＮ３のみ書込まれる。行方向マスクデ
ータはｔ２のタイミングでデータ信号Ｄ０〜Ｄ３から入
力する事で任意に設定できる。
【００１８】次に、本発明の第４の実施例について説明
する。図７は本発明の第４の実施例におけるメモリ素子
の一実施例の構成を示すブロック図である。この図は、
図１の列デコーダを行デコーダと同じ構成とし、行方向
のブロックライト機能と列方向のブロックライト機能を
持たせたものである。上位列アドレスデコーダ２ａは、
アドレスＡ２〜Ａ８をデコードし、２9 列あるメモリセ
ルアレイ４中の４列を選択する。下位列アドレスデコー
ダ２ｂには、アドレスＡ０〜Ａ１をデコードして上位列
アドレスデコーダ２ａによって選択された４列の中から
１列を書き込み可能にする通常書き込みモードと、アド
レスＡ０〜Ａ１を無視して上位列アドレスデコーダ１ａ
によって選択された４列全てを書き込み可能にするブロ
ックライトモードが存在し、モード切り替え用の制御信
号ＢＷＥが入力されている。
する。図７は本発明の第４の実施例におけるメモリ素子
の一実施例の構成を示すブロック図である。この図は、
図１の列デコーダを行デコーダと同じ構成とし、行方向
のブロックライト機能と列方向のブロックライト機能を
持たせたものである。上位列アドレスデコーダ２ａは、
アドレスＡ２〜Ａ８をデコードし、２9 列あるメモリセ
ルアレイ４中の４列を選択する。下位列アドレスデコー
ダ２ｂには、アドレスＡ０〜Ａ１をデコードして上位列
アドレスデコーダ２ａによって選択された４列の中から
１列を書き込み可能にする通常書き込みモードと、アド
レスＡ０〜Ａ１を無視して上位列アドレスデコーダ１ａ
によって選択された４列全てを書き込み可能にするブロ
ックライトモードが存在し、モード切り替え用の制御信
号ＢＷＥが入力されている。
【００１９】図８は本発明の第４の実施例におけるメモ
リ素子の行・列共にブロックライトする場合のタイミン
グチャートである。以降、図８のタイミングャートに沿
って図７に示すメモリ素子の動作を説明する。ｔ２のタ
イミング、即ち、行アドレスストローブ信号ＲＡＳの立
ち下がりで行アドレスが行デコーダ１に取り込まれる
が、この時アウトプットネーブル信号ＯＥがＨＩで、モ
ード切り換え信号ＢＷＥがＨＩの場合、行方向ブロック
ライトモードになり、アドレスＡ０〜Ａ１が無視され、
行アドレスデコーダ１ａによって選択された行アドレス
ＲＮ０〜ＲＮ３が全て書き込み可能となる。次に、ｔ４
のタイミング、即ち列アドレスストローブ信号ＣＡＳの
立ち下がりで行アドレスが列デコーダ２に取り込まれる
が、この時アウトプットイネーブル信号ＯＥがＨＩで、
モード切り換え信号ＢＷＥがＨＩの場合、列方向も同様
にブロックライトモードになり、アドレスＡ０〜Ａ１が
無視され、列アドレスデコーダ２ａによって選択された
列アドレスＣＭ０〜ＣＭ３が全て書き込み可能となる。
そして、予めカラーレジスタ５に設定されていたデータ
がセンスアンプ・Ｉ／Ｏコントローラ３を通して、行ア
ドレス、列アドレスが共に書き込み可能となったメモリ
セルＳＮ０〜ＳＮ１５に同時に書き込まれる。
リ素子の行・列共にブロックライトする場合のタイミン
グチャートである。以降、図８のタイミングャートに沿
って図７に示すメモリ素子の動作を説明する。ｔ２のタ
イミング、即ち、行アドレスストローブ信号ＲＡＳの立
ち下がりで行アドレスが行デコーダ１に取り込まれる
が、この時アウトプットネーブル信号ＯＥがＨＩで、モ
ード切り換え信号ＢＷＥがＨＩの場合、行方向ブロック
ライトモードになり、アドレスＡ０〜Ａ１が無視され、
行アドレスデコーダ１ａによって選択された行アドレス
ＲＮ０〜ＲＮ３が全て書き込み可能となる。次に、ｔ４
のタイミング、即ち列アドレスストローブ信号ＣＡＳの
立ち下がりで行アドレスが列デコーダ２に取り込まれる
が、この時アウトプットイネーブル信号ＯＥがＨＩで、
モード切り換え信号ＢＷＥがＨＩの場合、列方向も同様
にブロックライトモードになり、アドレスＡ０〜Ａ１が
無視され、列アドレスデコーダ２ａによって選択された
列アドレスＣＭ０〜ＣＭ３が全て書き込み可能となる。
そして、予めカラーレジスタ５に設定されていたデータ
がセンスアンプ・Ｉ／Ｏコントローラ３を通して、行ア
ドレス、列アドレスが共に書き込み可能となったメモリ
セルＳＮ０〜ＳＮ１５に同時に書き込まれる。
【００２０】次に、本発明の第５の実施例について説明
する。図９は本発明の第５の実施例におけるメモリ素子
の一実施例の構成を示すブロック図である。この図は、
図７のセンスアンプ・Ｉ／Ｏコントローラ３からメモリ
セルアレイ４につながるデータ入力線をデータ方向マス
ク制御回路６によって書き込み制御したものである。ま
た、メモリセルＳＰ０〜ＳＰ３はそれぞれ、メモリプレ
ーンＰ０〜Ｐ３の中でブロックライト時に行アドレスデ
コーダ１及び列アドレスデコーダ２によって選択された
メモリセルである。
する。図９は本発明の第５の実施例におけるメモリ素子
の一実施例の構成を示すブロック図である。この図は、
図７のセンスアンプ・Ｉ／Ｏコントローラ３からメモリ
セルアレイ４につながるデータ入力線をデータ方向マス
ク制御回路６によって書き込み制御したものである。ま
た、メモリセルＳＰ０〜ＳＰ３はそれぞれ、メモリプレ
ーンＰ０〜Ｐ３の中でブロックライト時に行アドレスデ
コーダ１及び列アドレスデコーダ２によって選択された
メモリセルである。
【００２１】以降、マスク機能の一例として、メモリプ
レーンＰ１をマスクする場合について説明する。図１０
は本発明の第５の実施例におけるデータの奥行き方向に
対して書き込みをマスクする場合のタイミングチャート
である。メモリ素子の動作モードが行・列共にブロック
ライトモードになり、４行×４列の領域のメモリが選択
される動作は上述（第４の実施例）説明と同様である。
データ方向のマスク機能はｔ２のタイミングでライトイ
ネーブル信号ＷＥがＬＯＷの時に有効となり、その時の
データ信号Ｄ０〜Ｄ３の値がマスクデータとしてデータ
方向マスク制御回路６に取り込まれる。マスクデータが
ＨＩでマスク無し、ＬＯＷでマスクが掛かる様に制御す
る場合、メモリプレーンＰ１をマスクしたい時は、Ｄ０
〜Ｄ３＝１０１１を入力する。そして、カラーレジスタ
５のデータがメモリセルアレイ４に入力されるとき、デ
ータ方向マスク制御回路６によってＳＰ１がマスクさ
れ、ＳＰ０、ＳＰ２、ＳＰ３のみ書き込まれる。マスク
データはｔ２のタイミングでデータ信号Ｄ０〜Ｄ３から
入力する事で任意に設定できる。
レーンＰ１をマスクする場合について説明する。図１０
は本発明の第５の実施例におけるデータの奥行き方向に
対して書き込みをマスクする場合のタイミングチャート
である。メモリ素子の動作モードが行・列共にブロック
ライトモードになり、４行×４列の領域のメモリが選択
される動作は上述（第４の実施例）説明と同様である。
データ方向のマスク機能はｔ２のタイミングでライトイ
ネーブル信号ＷＥがＬＯＷの時に有効となり、その時の
データ信号Ｄ０〜Ｄ３の値がマスクデータとしてデータ
方向マスク制御回路６に取り込まれる。マスクデータが
ＨＩでマスク無し、ＬＯＷでマスクが掛かる様に制御す
る場合、メモリプレーンＰ１をマスクしたい時は、Ｄ０
〜Ｄ３＝１０１１を入力する。そして、カラーレジスタ
５のデータがメモリセルアレイ４に入力されるとき、デ
ータ方向マスク制御回路６によってＳＰ１がマスクさ
れ、ＳＰ０、ＳＰ２、ＳＰ３のみ書き込まれる。マスク
データはｔ２のタイミングでデータ信号Ｄ０〜Ｄ３から
入力する事で任意に設定できる。
【００２２】次に、本発明の第６実施例について説明す
る。図１１は本発明の第６の実施例におけるメモリ素子
の構成を示すブロック図である。この図は、図７の下位
行デコーダ１ｂからメモリセルアレイ４につながる行ア
ドレス線をマスク制御回路７によって書き込み制御し、
下位列デコーダ２ｂからセンスアンプ・Ｉ／Ｏコントロ
ーラ３につながる列アドレス線をマスク制御回路８によ
って書き込み制御したものである。また、行方向ブロッ
クライト動作において書き込み可能となった行アドレス
をＲＮ０〜ＲＮ３、列方向ブロックライト動作において
書き込み可能となった列アドレスをＣＭ０〜ＣＭ３とし
ている。
る。図１１は本発明の第６の実施例におけるメモリ素子
の構成を示すブロック図である。この図は、図７の下位
行デコーダ１ｂからメモリセルアレイ４につながる行ア
ドレス線をマスク制御回路７によって書き込み制御し、
下位列デコーダ２ｂからセンスアンプ・Ｉ／Ｏコントロ
ーラ３につながる列アドレス線をマスク制御回路８によ
って書き込み制御したものである。また、行方向ブロッ
クライト動作において書き込み可能となった行アドレス
をＲＮ０〜ＲＮ３、列方向ブロックライト動作において
書き込み可能となった列アドレスをＣＭ０〜ＣＭ３とし
ている。
【００２３】以降、マスク機能の一例として行アドレス
ＲＮ２と列アドレスＣＭ３をマスクする場合について説
明する。図１２は本発明の第６の実施例における行方向
に対して書き込みをマスクする場合のタイミングチャー
トである。メモリ素子のアクセスモードが行・列共にブ
ロックライトモードになり、４行×４列の領域のメモリ
セルが選択される動作は請求項４の説明と同じである。
行方向のマスク機能はｔ２のタイミングでモード切り換
え信号ＢＷＥがＨＩで、ライトイネーブル信号ＷＥがＨ
Ｉの時に有効となり、その時のデータ信号Ｄ０〜Ｄ３の
値がマスクデータとして行方向マスク制御回路７に取り
込まれる。行方向のマスク機能はｔ４のタイミングでモ
ード切り換え信号ＢＷＥがＨＩで、ライトイネーブル信
号ＷＥがＨＩの時に有効となり、その時のデータ信号Ｄ
０〜Ｄ３の値がマスクデータとして列方向マスク制御回
路８に取り込まれる。マスクデータがＨＩでマスク無
し、ＬＯＷでマスクが掛かる様に制御する場合、ｔ２の
タイミングでＤ０〜Ｄ３＝１１０１を入力し、ｔ４のタ
イミングでＤ０〜Ｄ３＝１１１０を入力すると、行アド
レスＲＮ２と列アドレスＣＭ３への書き込みが禁止され
る。行方向のマスクデータはｔ２のタイミングで、列方
向のマスクデータはｔ４のタイミングでデータ信号Ｄ０
〜Ｄ３から入力する事で行・列共に任意にマスクでき
る。
ＲＮ２と列アドレスＣＭ３をマスクする場合について説
明する。図１２は本発明の第６の実施例における行方向
に対して書き込みをマスクする場合のタイミングチャー
トである。メモリ素子のアクセスモードが行・列共にブ
ロックライトモードになり、４行×４列の領域のメモリ
セルが選択される動作は請求項４の説明と同じである。
行方向のマスク機能はｔ２のタイミングでモード切り換
え信号ＢＷＥがＨＩで、ライトイネーブル信号ＷＥがＨ
Ｉの時に有効となり、その時のデータ信号Ｄ０〜Ｄ３の
値がマスクデータとして行方向マスク制御回路７に取り
込まれる。行方向のマスク機能はｔ４のタイミングでモ
ード切り換え信号ＢＷＥがＨＩで、ライトイネーブル信
号ＷＥがＨＩの時に有効となり、その時のデータ信号Ｄ
０〜Ｄ３の値がマスクデータとして列方向マスク制御回
路８に取り込まれる。マスクデータがＨＩでマスク無
し、ＬＯＷでマスクが掛かる様に制御する場合、ｔ２の
タイミングでＤ０〜Ｄ３＝１１０１を入力し、ｔ４のタ
イミングでＤ０〜Ｄ３＝１１１０を入力すると、行アド
レスＲＮ２と列アドレスＣＭ３への書き込みが禁止され
る。行方向のマスクデータはｔ２のタイミングで、列方
向のマスクデータはｔ４のタイミングでデータ信号Ｄ０
〜Ｄ３から入力する事で行・列共に任意にマスクでき
る。
【００２４】
【発明の効果】以上説明したように本発明によるメモリ
素子では、行及び列方向のブロックライトによって同一
のデータを複数のメモリセルに同時に書き込むことがで
き、行及び列方向のマスクも任意に行う事が出来るの
で、領域の塗りつぶしなどの動作を高速に行うことがで
きるという効果がある。
素子では、行及び列方向のブロックライトによって同一
のデータを複数のメモリセルに同時に書き込むことがで
き、行及び列方向のマスクも任意に行う事が出来るの
で、領域の塗りつぶしなどの動作を高速に行うことがで
きるという効果がある。
【図１】本発明によるメモリ素子の第１の実施例を示す
ブロック図である。
ブロック図である。
【図２】図１に示すメモリ素子におけるブロックライト
のタイミングチャートである。
のタイミングチャートである。
【図３】本発明によるメモリ素子の第２の実施例を示す
ブロック図である。
ブロック図である。
【図４】図３に示すメモリ素子においてデータ奥行き方
向へのマスクを行った場合のブロックライトのタイミン
グチャートである。
向へのマスクを行った場合のブロックライトのタイミン
グチャートである。
【図５】本発明によるメモリ素子の第３の実施例を示す
ブロック図である。
ブロック図である。
【図６】図５に示すメモリ素子において行方向へのマス
クを行った場合のブロックライトのタイミングチャート
である。
クを行った場合のブロックライトのタイミングチャート
である。
【図７】本発明によるメモリ素子の第４の実施例を示す
ブロック図である。
ブロック図である。
【図８】図７に示すメモリ素子において行及び列方向ブ
ロックライトのタイミングチャートである。
ロックライトのタイミングチャートである。
【図９】本発明によるメモリ素子の第５の実施例を示す
ブロック図である。
ブロック図である。
【図１０】図９に示すメモリ素子においてデータ奥行き
方向へのマスクを行った場合の行及び列方向ブロックラ
イトのタイミングチャートである。
方向へのマスクを行った場合の行及び列方向ブロックラ
イトのタイミングチャートである。
【図１１】本発明によるメモリ素子の第６の実施例を示
すブロック図である。
すブロック図である。
【図１２】図１１に示すメモリ素子において行及び列方
向へのマスクを行った場合の行及び列方向ブロックライ
トのタイミングチャートである。
向へのマスクを行った場合の行及び列方向ブロックライ
トのタイミングチャートである。
１ 行アドレスデコーダ（行デコーダ） １ａ 上位行アドレスデコーダ（上位行デコーダ） １ｂ 下位行アドレスデコーダ（下位行デコーダ） ２ 列アドレスデコーダ（列デコーダ） ２ａ 上位列アドレスデコーダ（上位列デコーダ） ２ｂ 下位列アドレスデコーダ（下位列デコーダ） ３ センスアンプ・Ｉ／Ｏコントローラ ４ メモリセルアレイ（メモリセル） ５ カラーレジスタ ６ データ奥行き方向マスク制御回路（マスク制御回
路） ７ 行方向マスク制御回路（マスク制御回路） ８ 列方向マスク制御回路（マスク制御回路）
路） ７ 行方向マスク制御回路（マスク制御回路） ８ 列方向マスク制御回路（マスク制御回路）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 5/907 Ｂ 7734−5Ｃ
Claims (6)
- 【請求項１】 メモリセルをマトリクス状に配列した記
憶手段と、前記記憶手段の行アドレスをデコードする行
アドレスデコード手段と、前記記憶手段の列アドレスを
デコードする列アドレスデコード手段と、入力データを
一時的に保持するデータ一時記憶手段と、前記行アドレ
スデコード手段と前記列アドレスデコード手段によって
選択された前記記憶手段のメモリセルに入力データを書
き込む第１のデータ入力手段と、前記行アドレスの下位
数ビットに無関係に複数の行アドレスに対して前記デー
タ一時記憶手段のデータを同時に前記記憶手段のメモリ
セルに書き込む第２のデータ入力手段と、前記第１のデ
ータ入力手段と前記第２のデータ入力手段を切り換える
切り換え手段とを有することを特徴とするメモリ素子。 - 【請求項２】 請求項１記載のメモリ素子において、デ
ータの奥行き方向に対して所定のビットの書き込みをマ
スクするデータマスク手段を有するメモリ素子。 - 【請求項３】 請求項２記載のメモリ素子において、メ
モリアレイの行方向に対して所定の行アドレスの書き込
みをマスクする行方向マスク手段を有するメモリ素子。 - 【請求項４】 請求項１記載のメモリ素子において、前
記列アドレスの下位数ビットに無関係に複数の列アドレ
スに対して前記データ一時記憶手段のデータを同時に書
き込む第３のデータ入力手段と、前記第２のデータ入力
手段と前記第３のデータ入力手段を併用し、前記行アド
レスの下位数ビットと前記列アドレスの下位数ビットに
無関係に複数の行アドレス及び列アドレスに対応するメ
モリセルにデータを書き込む第４のデータ入力手段と、
前記第３のデータ入力手段及び前記第４のデータ入力手
段を切り換える切り換え手段とを有することを特徴とす
るメモリ素子。 - 【請求項５】 請求項４記載のメモリ素子において、デ
ータの奥行き方向に対して任意のビットの書き込みをマ
スクするデータマスク手段を有するメモリ素子。 - 【請求項６】 請求項５記載のメモリ素子において、メ
モリアレイの行方向に対して所定の行アドレスの書き込
みをマスクする行方向マスク手段と、メモリアレイの列
方向に対して所定のアドレスの書き込みをマスクする列
方向マスク手段を有するメモリ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5177835A JPH0737378A (ja) | 1993-07-19 | 1993-07-19 | メモリ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5177835A JPH0737378A (ja) | 1993-07-19 | 1993-07-19 | メモリ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0737378A true JPH0737378A (ja) | 1995-02-07 |
Family
ID=16037951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5177835A Pending JPH0737378A (ja) | 1993-07-19 | 1993-07-19 | メモリ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0737378A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2017138235A1 (ja) * | 2016-02-08 | 2018-11-29 | ソニー株式会社 | メモリコントローラ、不揮発性メモリおよびメモリコントローラの制御方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6076790A (ja) * | 1983-10-03 | 1985-05-01 | 日本電信電話株式会社 | メモリ装置 |
| JPS6158058A (ja) * | 1984-08-29 | 1986-03-25 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6354646A (ja) * | 1986-08-25 | 1988-03-09 | Canon Inc | メモリ回路 |
| JPS6354645A (ja) * | 1986-08-25 | 1988-03-09 | Canon Inc | メモリ回路 |
-
1993
- 1993-07-19 JP JP5177835A patent/JPH0737378A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6076790A (ja) * | 1983-10-03 | 1985-05-01 | 日本電信電話株式会社 | メモリ装置 |
| JPS6158058A (ja) * | 1984-08-29 | 1986-03-25 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6354646A (ja) * | 1986-08-25 | 1988-03-09 | Canon Inc | メモリ回路 |
| JPS6354645A (ja) * | 1986-08-25 | 1988-03-09 | Canon Inc | メモリ回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2017138235A1 (ja) * | 2016-02-08 | 2018-11-29 | ソニー株式会社 | メモリコントローラ、不揮発性メモリおよびメモリコントローラの制御方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960611 |