JPS6159699A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6159699A JPS6159699A JP59183019A JP18301984A JPS6159699A JP S6159699 A JPS6159699 A JP S6159699A JP 59183019 A JP59183019 A JP 59183019A JP 18301984 A JP18301984 A JP 18301984A JP S6159699 A JPS6159699 A JP S6159699A
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- Japan
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- output
- switching means
- parallel
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
この発明は、半導体記憶装置に関し、特に、メモリセル
の機能テスト時に、各メモリセルに書込まれた情報を並
列に外部出力することができる半導体記憶装置に関する
ものである。
の機能テスト時に、各メモリセルに書込まれた情報を並
列に外部出力することができる半導体記憶装置に関する
ものである。
［従来の技術］
第３図は、従来のダイナミック型半導体記憶装置の主に
出力（読出）回路の電気的構成を示す概略ブロック図で
ある。
出力（読出）回路の電気的構成を示す概略ブロック図で
ある。
まず、第３図に示す半導体記憶装置の構成について説明
する。第３図において、メモリセル・７レイ１は、たと
えば２次元に配列された複数のメモリセルからなるアレ
イであり、個々のメモリセルは図示されていない。第３
図においては、メモリセル・アレイ１に含まれる複数の
メモリセルの中から特定の４個のメモリセルが選択され
、それぞれの記憶内容が対応する前置増幅器２ないし５
に続出される。ｔｌ５増幅器２ないし５はそれぞれ、メ
モリ・アレイ１から読出した信号Ｒ７〜Ｒ９を４、Ｒ４
）という 相補的な関係にある信号の組を出力する。前
置増幅器２ないし５から出力された信号（以下、内部出
力信号という）Ｒ７−Ｒ４はそれぞれ、トランジスタ６
．８．１０および１２の導通経路を介して１つのライン
に結合され、信号Ｒとして主増幅器１８の一方の入力端
子に与えられる。また、内部出力信号Ｒ７〜Ｒ４はそれ
ぞれ、トランジスタ７．９．１１６よび１３の導
□油経路を介して１つのラインに結合され、信号百と
して主増幅器１８の他方の入力端子に与えられる。これ
らの入力信号は主増幅器１８で増幅された俵、外部出力
信号として外部出力端子１９に与えられる。
する。第３図において、メモリセル・７レイ１は、たと
えば２次元に配列された複数のメモリセルからなるアレ
イであり、個々のメモリセルは図示されていない。第３
図においては、メモリセル・アレイ１に含まれる複数の
メモリセルの中から特定の４個のメモリセルが選択され
、それぞれの記憶内容が対応する前置増幅器２ないし５
に続出される。ｔｌ５増幅器２ないし５はそれぞれ、メ
モリ・アレイ１から読出した信号Ｒ７〜Ｒ９を４、Ｒ４
）という 相補的な関係にある信号の組を出力する。前
置増幅器２ないし５から出力された信号（以下、内部出
力信号という）Ｒ７−Ｒ４はそれぞれ、トランジスタ６
．８．１０および１２の導通経路を介して１つのライン
に結合され、信号Ｒとして主増幅器１８の一方の入力端
子に与えられる。また、内部出力信号Ｒ７〜Ｒ４はそれ
ぞれ、トランジスタ７．９．１１６よび１３の導
□油経路を介して１つのラインに結合され、信号百と
して主増幅器１８の他方の入力端子に与えられる。これ
らの入力信号は主増幅器１８で増幅された俵、外部出力
信号として外部出力端子１９に与えられる。
次に、第３図に示した半導体記憶装置の傭能テスト時の
動作の概略について説明する。
動作の概略について説明する。
一般に、従来の半導体記憶装−においては、半導体記憶
装置をパッケージに入れる前のウェハ状態で、メモリセ
ルの薇能テストを行なっている。
装置をパッケージに入れる前のウェハ状態で、メモリセ
ルの薇能テストを行なっている。
この線面テストは、メモリ試験装置ｉ！（図示せず）と
半導体記憶装置との間の信号のやりとりによって実行さ
れる。たとえば、最初に半導体記１！装置を構成するす
べてのメモリセルに、メモリ試ＭＢ茸によって一定の論
理値（たとえば’ｏ”＞を書込む。次に、メモリセルを
１ビツトずつ読出し、予め書込まれている論理値と一致
するか否かを調べることによって当該メモリセルが正常
にａｎｈｔ。
半導体記憶装置との間の信号のやりとりによって実行さ
れる。たとえば、最初に半導体記１！装置を構成するす
べてのメモリセルに、メモリ試ＭＢ茸によって一定の論
理値（たとえば’ｏ”＞を書込む。次に、メモリセルを
１ビツトずつ読出し、予め書込まれている論理値と一致
するか否かを調べることによって当該メモリセルが正常
にａｎｈｔ。
ているか否かを判定する。
以上のテスト動作を第３図を参照して説明する。
第３図において、メモリセル・アレイ１を４Ｇ成するす
べてのメモリセルには、メモリ試験！［によりて予め“
０”が書込まれているものとする。これらのメモリセル
の中から４ピツトのメモリセルが選択され、それぞれが
保持している論理値すなわち“Ｏｎが前置増幅器２ない
し５に読出される。
べてのメモリセルには、メモリ試験！［によりて予め“
０”が書込まれているものとする。これらのメモリセル
の中から４ピツトのメモリセルが選択され、それぞれが
保持している論理値すなわち“Ｏｎが前置増幅器２ない
し５に読出される。
ｍ置層幅器２ないし５はそれぞれ、メモリセル・アレイ
１から読出した論理値Ｒ４〜Ｒ，（”Ｏ”）と、その相
補的関係にある信号Ｒ８〜Ｒ４（”１”）とを内部出力
信号として出力する。次に、前置増幅器２ないし５の出
力する内部出力信号のうちのどれを外部出力端子１９へ
読出すかは、サブデコード信号入力端子１４ないし１７
に与えられるサブデコード信号のいずれかをハイレベル
にすることによって選択される。たとえば、入力端子１
４にのみハイレベルのザブデコード信号を与えると、ト
ランジスタ６および７のみが導通状態となり、前置増幅
器２の内部出力信号Ｒ７およびＲ５がＲおよびＲとして
主増幅器１８に与えられ、増幅されて外部出力端子１９
から出力される。残りの内部出力信号Ｒ２〜Ｒ４および
Ｒ２−Ｒ４を読出すためには、他のサブデコード信号入
力端子１５．１６および１７に与えられる他のサブデコ
ード信号を順次ハイレベルにすればよい。このようにし
て、メモリセルに書込まれた線面テストのためのｎ浬値
は、外部出力端子ごとに１ビツトずつ読出され、これに
よって各メモリセルの良否が個別的に判定される。
１から読出した論理値Ｒ４〜Ｒ，（”Ｏ”）と、その相
補的関係にある信号Ｒ８〜Ｒ４（”１”）とを内部出力
信号として出力する。次に、前置増幅器２ないし５の出
力する内部出力信号のうちのどれを外部出力端子１９へ
読出すかは、サブデコード信号入力端子１４ないし１７
に与えられるサブデコード信号のいずれかをハイレベル
にすることによって選択される。たとえば、入力端子１
４にのみハイレベルのザブデコード信号を与えると、ト
ランジスタ６および７のみが導通状態となり、前置増幅
器２の内部出力信号Ｒ７およびＲ５がＲおよびＲとして
主増幅器１８に与えられ、増幅されて外部出力端子１９
から出力される。残りの内部出力信号Ｒ２〜Ｒ４および
Ｒ２−Ｒ４を読出すためには、他のサブデコード信号入
力端子１５．１６および１７に与えられる他のサブデコ
ード信号を順次ハイレベルにすればよい。このようにし
て、メモリセルに書込まれた線面テストのためのｎ浬値
は、外部出力端子ごとに１ビツトずつ読出され、これに
よって各メモリセルの良否が個別的に判定される。
［発明が解決しようどする問題点］
従来の半尋体記ｔａｌｉ！ｉｆ！は、上述のように、メ
モリセルのａ能テストを、メモリセルの記憶内容を１ビ
ツトずつ順次読出すことによって行なっていたので、半
導体記（ｌ！張装置大容量化に伴ない、１つの半導体記
憶装置あたりの機能テスト時間が非常に長（なるという
ＨＢ点があった。
モリセルのａ能テストを、メモリセルの記憶内容を１ビ
ツトずつ順次読出すことによって行なっていたので、半
導体記（ｌ！張装置大容量化に伴ない、１つの半導体記
憶装置あたりの機能テスト時間が非常に長（なるという
ＨＢ点があった。
それゆえに、この発明の主たる目的は、上述の問題点を
解消し、複数ビットのメモリセルの記憶内容を並列に外
部へ出力することによって、複数のメモリセルの機能テ
ストを平行して行なうことができ、機能テスト時間を大
幅に短縮することができる半導体記憶装置を提供するこ
とである。
解消し、複数ビットのメモリセルの記憶内容を並列に外
部へ出力することによって、複数のメモリセルの機能テ
ストを平行して行なうことができ、機能テスト時間を大
幅に短縮することができる半導体記憶装置を提供するこ
とである。
［問題点を解決するための手段］
この発明にかかる半導体記憶装置は、メモリセルの機能
テスト時に、メモリセルの各々から読出された論理値を
テスト用外部出力として、そのままの（直で並列に出力
する並列読出機能を備えるものである。
テスト時に、メモリセルの各々から読出された論理値を
テスト用外部出力として、そのままの（直で並列に出力
する並列読出機能を備えるものである。
［作用コ
この発明においては、メモリセルの記憶内容を１ビツト
ずつ読出す通常の読出手段とは別に、並列読出ｔａ能を
設けたので、複数ビットのメモリセルの記憶内容を同時
に外部出力することができる。
ずつ読出す通常の読出手段とは別に、並列読出ｔａ能を
設けたので、複数ビットのメモリセルの記憶内容を同時
に外部出力することができる。
［＊施例］
第１図は、この発明の一実施例である半導体記Ｉｆ１装
置の電気的構成を示す概略ブロック図である。
置の電気的構成を示す概略ブロック図である。
第１図に示した実施例の構成は、以下の点を除いて第３
図に示した従来の半導体記憶装置の構成と同じである。
図に示した従来の半導体記憶装置の構成と同じである。
すなわち、前置増幅器２ないし５の各々に対応して並列
読出回路２０ないし２３が設けられていることである。
読出回路２０ないし２３が設けられていることである。
並列読出回路２０ないし２３は同一の構成の回路なので
、並列読出回路２０を例にとってその詳細を説明する。
、並列読出回路２０を例にとってその詳細を説明する。
前置増幅器２の内部出力信号Ｒ１は、並列読出回路２０
を構成するトランジスタ２４を介してトランジスタ２６
の制御端子に結合される。同じく、前置増幅器２の内部
出力信号Ｒ１は、トランジスタ２５を介してトランジス
タ２７の制御端子に与えられる。トランジスタ２４およ
び２５の制御端子は、メモリ試験装置によって発生しテ
スト時にハイレベルとなるテストモード切換信号の入力
端子２９に結合される。さらに、トランジスタ２６およ
び２７の各々の一方の導通端子は結合されて並列外部出
力端子２８となり、トランジスタ２６の他方の導通端子
は、メモリ試験８１２によって発生し並列信号読出時に
立ち上がって一定電圧を供給する電圧供給端子３０に接
続され、さらにトランジスタ２７の他方の導通端子は接
地されている。
を構成するトランジスタ２４を介してトランジスタ２６
の制御端子に結合される。同じく、前置増幅器２の内部
出力信号Ｒ１は、トランジスタ２５を介してトランジス
タ２７の制御端子に与えられる。トランジスタ２４およ
び２５の制御端子は、メモリ試験装置によって発生しテ
スト時にハイレベルとなるテストモード切換信号の入力
端子２９に結合される。さらに、トランジスタ２６およ
び２７の各々の一方の導通端子は結合されて並列外部出
力端子２８となり、トランジスタ２６の他方の導通端子
は、メモリ試験８１２によって発生し並列信号読出時に
立ち上がって一定電圧を供給する電圧供給端子３０に接
続され、さらにトランジスタ２７の他方の導通端子は接
地されている。
次に、第２Ａ図および第２８図は、第１図に示したこの
発明の一実施例の動作を説明するための波形図である。
発明の一実施例の動作を説明するための波形図である。
次に、第２Ａ図６よびＲ２８図を参照してこの発明の一
実施例の動作について説明する。
実施例の動作について説明する。
まず、メモリセルの機能テスト時に、メモリ試験装置（
図示せず）によって、メモリセル・アレイ１を構成する
すべてのメモリセルに論理値″゛０″を書込む。各メモ
リセルが正常に機能していれば、各メモリセルからは０
°°が読出されるであろうし、もしも゛°０″出力が得
られなければ、そのメモリセルは不良セルと判定される
。第１図の実施例において、各メモリセルが正常に機能
しているとすると、各前置増幅器２ないし５によって続
出された内部出力信＠Ｒ５〜Ｒ１はＯｎとなり、その相
補的信号Ｒ１〜Ｒ４はＩＩ １ ｎとなる。ここでは特
に、Ｒ、ｍ ” Ｏ”およびＲ、ｍ ” １ ”を例に
とって、並列読出回路２０の動作について説明する。第
２ＡＩＫの（１）および（２）に示すように、時刻ｔ１
以後に前置増幅器２から内部出力信号Ｒ１およびＲ１が
出力される。すなわち、時刻ｔ＋に１．後は、上述のよ
うにＲ７−“Ｏ１１またはＬレベル ＲＨ−” １ ”
またはＨレベルとなる。第２Ａ図（３）のＴＭは、前述
のテストモード切換信号であり、テスト時にはＨレベル
に維持される。
図示せず）によって、メモリセル・アレイ１を構成する
すべてのメモリセルに論理値″゛０″を書込む。各メモ
リセルが正常に機能していれば、各メモリセルからは０
°°が読出されるであろうし、もしも゛°０″出力が得
られなければ、そのメモリセルは不良セルと判定される
。第１図の実施例において、各メモリセルが正常に機能
しているとすると、各前置増幅器２ないし５によって続
出された内部出力信＠Ｒ５〜Ｒ１はＯｎとなり、その相
補的信号Ｒ１〜Ｒ４はＩＩ １ ｎとなる。ここでは特
に、Ｒ、ｍ ” Ｏ”およびＲ、ｍ ” １ ”を例に
とって、並列読出回路２０の動作について説明する。第
２ＡＩＫの（１）および（２）に示すように、時刻ｔ１
以後に前置増幅器２から内部出力信号Ｒ１およびＲ１が
出力される。すなわち、時刻ｔ＋に１．後は、上述のよ
うにＲ７−“Ｏ１１またはＬレベル ＲＨ−” １ ”
またはＨレベルとなる。第２Ａ図（３）のＴＭは、前述
のテストモード切換信号であり、テスト時にはＨレベル
に維持される。
すなわちテスト時には、トランジスタ２４Ｊ３よび２５
は導通状態になるので、内部出力信号Ｒ＋Ｊ５よびＲ，
は、従来の信号選択手段を介して主増幅器１８に与えら
れるとともに、トランジスタ２４および２５を介して、
各々トランジスタ２６および２７の制０１１端子に与え
られる。第２図（４）の信号φは端子３０に与えられて
前述のように並列信号読出のタイミングを決定する信号
であり、時刻ｔ２以後はＨレベルとなって一定電圧を供
給する。この信号φは入力端子３０からトランジスタ２
６の一方の導通端子に与えられる。この状態で、トラン
ジスタ２６の制御入力すなわちＲ５はＬレベルであり、
トランジスタ２７の制御入力すなわちＲ１はＨレベルで
あるため、トランジスタ２６はオフ、トランジスタ２７
はオン状態にある。すなわち、この状態では並列外部出
力端子２８にはＬレベルの信号が出力される。
は導通状態になるので、内部出力信号Ｒ＋Ｊ５よびＲ，
は、従来の信号選択手段を介して主増幅器１８に与えら
れるとともに、トランジスタ２４および２５を介して、
各々トランジスタ２６および２７の制０１１端子に与え
られる。第２図（４）の信号φは端子３０に与えられて
前述のように並列信号読出のタイミングを決定する信号
であり、時刻ｔ２以後はＨレベルとなって一定電圧を供
給する。この信号φは入力端子３０からトランジスタ２
６の一方の導通端子に与えられる。この状態で、トラン
ジスタ２６の制御入力すなわちＲ５はＬレベルであり、
トランジスタ２７の制御入力すなわちＲ１はＨレベルで
あるため、トランジスタ２６はオフ、トランジスタ２７
はオン状態にある。すなわち、この状態では並列外部出
力端子２８にはＬレベルの信号が出力される。
また第２Ｂ図は、第２Ａ図の場合とは逆に、予めすべて
のメモリセルに“１°°が書込まれている場合の動作を
説明するための波形図であり、この場合、第２Ｂ図の（
１）および（２）に示すｍ；うに、Ｒ，−Ｈレベル、Ｒ
，−Ｌレベルとなり、したがって、トランジスタ２６は
オン、トランジスタ２７はオフとなる。すなわち並列外
部出力端子２８には、第２Ｂ図（５）に示すＨレベルの
信号が出力される。すなわち、第２Ａ図および第２Ｂ図
かられかるように、メモリセルに０°゛が保持されてい
る場合には、並列外部出力端子２８にも゛０パがそのま
ま出力され、メモリセルに′１°。
のメモリセルに“１°°が書込まれている場合の動作を
説明するための波形図であり、この場合、第２Ｂ図の（
１）および（２）に示すｍ；うに、Ｒ，−Ｈレベル、Ｒ
，−Ｌレベルとなり、したがって、トランジスタ２６は
オン、トランジスタ２７はオフとなる。すなわち並列外
部出力端子２８には、第２Ｂ図（５）に示すＨレベルの
信号が出力される。すなわち、第２Ａ図および第２Ｂ図
かられかるように、メモリセルに０°゛が保持されてい
る場合には、並列外部出力端子２８にも゛０パがそのま
ま出力され、メモリセルに′１°。
が保持されている場合には、並列外部出力端子２８にも
′１”がそのまま出力される。並列読出回路２０ないし
２３の回路構成はすべて同じであり、各並列読出回路は
上述の第２Ａ図および第２Ｂ図を参照して説明した動作
と同一の動作を行なう。
′１”がそのまま出力される。並列読出回路２０ないし
２３の回路構成はすべて同じであり、各並列読出回路は
上述の第２Ａ図および第２Ｂ図を参照して説明した動作
と同一の動作を行なう。
したがって、各メモリセルごとにその記憶内容が対応す
る並列読出回路を介して並列に外部出力される。
る並列読出回路を介して並列に外部出力される。
なお、上述のようなメモリセルの機能テストは、半導体
記憶装置をパッケージに入れる前のウェハ状態において
行なうものであり、テスト終了後にパッケージに入れる
際にテストモード切換信号入力端子２９を接地してＬレ
ベルにし工おけば、その俊の使用においては通常の読出
回路のみが機能する。
記憶装置をパッケージに入れる前のウェハ状態において
行なうものであり、テスト終了後にパッケージに入れる
際にテストモード切換信号入力端子２９を接地してＬレ
ベルにし工おけば、その俊の使用においては通常の読出
回路のみが機能する。
また、上述の実施例では１つの外部出力ｆこりに対し４
ビツトのメモリセルから信号が読出される半導体記憶装
置について説明したが、これは何ビットであってもよく
、半導体記憶装置の形式も、上述のダイナミック型半導
体記憶装置に限らず、どのような形式のものであっても
よい。
ビツトのメモリセルから信号が読出される半導体記憶装
置について説明したが、これは何ビットであってもよく
、半導体記憶装置の形式も、上述のダイナミック型半導
体記憶装置に限らず、どのような形式のものであっても
よい。
さらに、複数ビットの並列書込手段を兼ね備えれば、さ
らにテスト時間を短縮できることは明白である。
らにテスト時間を短縮できることは明白である。
［発明の効果］
以上のように、この発明によれば、簡単な回ｒ８溝成の
並列読出回路を各メモリセルごとに設けることによって
、複数ビット（ｎビット）のメモリセルの記憶内容を並
列に読出すことができ、メモリセルの機能テストを複数
ビットごとにまとめて同時に行なうことができるので、
テスト時のメモリセルの読出時間を１ビツトあたり１／
ｎに短縮することができ、大容量の半導体記憶装置であ
ってもその様能テスト時間を大幅に短縮することができ
る。
並列読出回路を各メモリセルごとに設けることによって
、複数ビット（ｎビット）のメモリセルの記憶内容を並
列に読出すことができ、メモリセルの機能テストを複数
ビットごとにまとめて同時に行なうことができるので、
テスト時のメモリセルの読出時間を１ビツトあたり１／
ｎに短縮することができ、大容量の半導体記憶装置であ
ってもその様能テスト時間を大幅に短縮することができ
る。
第１図はこの発明の一実施例の電気的構成を示す概略ブ
ロック図である。第２Ａ図および第２Ｂ図は第１図に示
したこの発明の一実施例の動作を説明するための波形図
である。第３図は従来の半導体記憶装置の電気的構成を
示す概略ブロック口である。 図において、１はメモリセル・アレイ、２，３゜４．５
は前置増幅器、６，７．８，９．１０．１１．１２．１
３．２４．２５．２６．２７はトランジスタ、１４，１
５．１６．１７はサブデコード信号入力端子、１８は主
増幅器、１９は外部出力端子、２０．２１．２２．２３
は並列続出回路、２８は並列外部出力端子、２９はテス
トモード切換信号入力端子、３０は一定電圧供袷端子を
示す。 箔２Ａ図 ｔｔ ｔ２ 躬２Ｂ図 （１）Ｒ／ Ｈ （３）丁’ｊ／Ｈ］ ； χＨｚｚ め３図
ロック図である。第２Ａ図および第２Ｂ図は第１図に示
したこの発明の一実施例の動作を説明するための波形図
である。第３図は従来の半導体記憶装置の電気的構成を
示す概略ブロック口である。 図において、１はメモリセル・アレイ、２，３゜４．５
は前置増幅器、６，７．８，９．１０．１１．１２．１
３．２４．２５．２６．２７はトランジスタ、１４，１
５．１６．１７はサブデコード信号入力端子、１８は主
増幅器、１９は外部出力端子、２０．２１．２２．２３
は並列続出回路、２８は並列外部出力端子、２９はテス
トモード切換信号入力端子、３０は一定電圧供袷端子を
示す。 箔２Ａ図 ｔｔ ｔ２ 躬２Ｂ図 （１）Ｒ／ Ｈ （３）丁’ｊ／Ｈ］ ； χＨｚｚ め３図
Claims (2)
- （１）複数ビットのメモリセルと、 前記メモリセルの各々に保持されている論理値を読出し
て出力する複数の内部出力信号発生手段と、 前記複数の内部出力信号発生手段の各々から出力される
複数の論理値の中からｎ（ｎは２以上の整数）ビットご
とに１つの論理値を選択して出力する少なくとも１つの
信号選択手段と、 前記信号選択手段ごとに選択された論理値を出力する外
部出力端子とを有する、半導体記憶装置であつて、 前記内部出力信号発生手段ごとに接続され、前記内部出
力信号発生手段から出力される前記論理値をそのまま出
力する並列読出手段と、 前記メモリセルの機能テスト時にのみ前記並列読出手段
を機能させるためのテストモード切換手段とを備えた、
半導体記憶装置。 - （２）前記内部出力信号発生手段は、さらに前記論理値
と相補的関係にある論理値を出力し、前記並列読出手段
は、 出力端子と、 一定電圧の信号を供給する信号源と、 前記内部出力信号発生手段から出力された前記論理値を
入力とする制御端子と、前記信号源に接続された第１の
導通端子と、前記出力端子に接続された第２の導通端子
とを有する第１のスイッチング手段と、 前記内部出力信号発生手段から出力された前記相補的関
係にある論理値を入力とする制御端子と、接地された第
１の導通端子と、前記出力端子に接続された第２の導通
端子とを有する第２のスイッチング手段とを有し、 前記テストモード切換手段は、 前記メモリセルの機能テスト時に、外部からの制御信号
を受けて、前記内部出力信号発生手段からの前記論理値
出力と前記第１のスイッチング手段の制御端子との間を
導通させる第３のスイッチング手段と、 前記メモリセルの機能テスト時に、外部からの制御信号
を受けて、前記内部出力信号発生手段からの前記相補的
関係にある論理値出力と前記第２のスイッチング手段の
制御端子との間を導通させる第４のスイッチング手段と
をさらに備えた、特許請求の範囲第１項記載の半導体記
憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59183019A JPS6159699A (ja) | 1984-08-30 | 1984-08-30 | 半導体記憶装置 |
| KR1019850005459A KR900005666B1 (ko) | 1984-08-30 | 1985-07-29 | 반도체기억장치 |
| US06/762,632 US4692901A (en) | 1984-08-30 | 1985-08-05 | Semiconductor memory |
| DE19853530591 DE3530591A1 (de) | 1984-08-30 | 1985-08-27 | Halbleiterspeicher |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59183019A JPS6159699A (ja) | 1984-08-30 | 1984-08-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6159699A true JPS6159699A (ja) | 1986-03-27 |
Family
ID=16128314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59183019A Pending JPS6159699A (ja) | 1984-08-30 | 1984-08-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6159699A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0581897A (ja) * | 1991-09-20 | 1993-04-02 | Mitsubishi Electric Corp | 半導体記憶装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5332634A (en) * | 1976-09-08 | 1978-03-28 | Hitachi Ltd | Memory |
| JPS57105897A (en) * | 1980-12-23 | 1982-07-01 | Fujitsu Ltd | Semiconductor storage device |
| JPS58128077A (ja) * | 1982-01-22 | 1983-07-30 | Mitsubishi Electric Corp | メモリ装置 |
-
1984
- 1984-08-30 JP JP59183019A patent/JPS6159699A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5332634A (en) * | 1976-09-08 | 1978-03-28 | Hitachi Ltd | Memory |
| JPS57105897A (en) * | 1980-12-23 | 1982-07-01 | Fujitsu Ltd | Semiconductor storage device |
| JPS58128077A (ja) * | 1982-01-22 | 1983-07-30 | Mitsubishi Electric Corp | メモリ装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0581897A (ja) * | 1991-09-20 | 1993-04-02 | Mitsubishi Electric Corp | 半導体記憶装置 |
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