JPS6159903A - Ｍｏｓ電流ミラー回路 - Google Patents
Ｍｏｓ電流ミラー回路Info
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- JPS6159903A JPS6159903A JP60184350A JP18435085A JPS6159903A JP S6159903 A JPS6159903 A JP S6159903A JP 60184350 A JP60184350 A JP 60184350A JP 18435085 A JP18435085 A JP 18435085A JP S6159903 A JPS6159903 A JP S6159903A
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- mos
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/262—Current mirrors using field-effect transistors only
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- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
るＣＭＯＳ電流ミラーに関する。
従来技術の説明
電流ミラー回路は周知である。一般的に述べると電流ミ
ラー回路はＩＮのトランジスタを含み、入力基準電流源
が１方のトランジスタ全駆動するために接続さｎている
。１対のトランジスタは共通接続されており、それによ
って基準電流が第２のトランジスタの出力に再生される
、即ちミラーとして生じる。殆んどの場合、電流ミラー
回路全設計する際の重要な因子は基準電流と出力電流の
間の最適整置性をとることである。１９８１年１０月２
７日付のロツカシオ（ ＬｏＣａｓｃｉｏ ）等の米国
特許第４， ２９７， ６４６号は単一のスプリット・
コレクタ・ラテラル・バイポーラ・トランジスタ全使用
することにより得られた改善された電流整置性金有する
バイポーラ・トランジスタより成る電流ミラー回路につ
いて述べている。
ラー回路はＩＮのトランジスタを含み、入力基準電流源
が１方のトランジスタ全駆動するために接続さｎている
。１対のトランジスタは共通接続されており、それによ
って基準電流が第２のトランジスタの出力に再生される
、即ちミラーとして生じる。殆んどの場合、電流ミラー
回路全設計する際の重要な因子は基準電流と出力電流の
間の最適整置性をとることである。１９８１年１０月２
７日付のロツカシオ（ ＬｏＣａｓｃｉｏ ）等の米国
特許第４， ２９７， ６４６号は単一のスプリット・
コレクタ・ラテラル・バイポーラ・トランジスタ全使用
することにより得られた改善された電流整置性金有する
バイポーラ・トランジスタより成る電流ミラー回路につ
いて述べている。
電流ミラーはまたＭＯＳデバイスを使用しても形成可能
である。このような回路が１９８２年４月２７日付のス
ズキ（ Ｓｕｚｕｋｉ ）等の米国特許第４， ３２７
， ３２１号に述べらｎている。スズキ等の回路はまた
供給電力の変動に対する出力電流の依存性を最小化する
ためＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴ
の間の入力部に抵抗を含んでいる。ＭＯＳ技術にあって
は小さなチャネル長のデバイスが日増しに要求されてい
る。電流ミラー回路に関して言えば、チャネル長が減少
すると電流ミラーの出力インピーダンスが減少すること
になる。従って出力インピーダンス全増大させるために
カスコード技術が必要となる。
である。このような回路が１９８２年４月２７日付のス
ズキ（ Ｓｕｚｕｋｉ ）等の米国特許第４， ３２７
， ３２１号に述べらｎている。スズキ等の回路はまた
供給電力の変動に対する出力電流の依存性を最小化する
ためＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴ
の間の入力部に抵抗を含んでいる。ＭＯＳ技術にあって
は小さなチャネル長のデバイスが日増しに要求されてい
る。電流ミラー回路に関して言えば、チャネル長が減少
すると電流ミラーの出力インピーダンスが減少すること
になる。従って出力インピーダンス全増大させるために
カスコード技術が必要となる。
カスコード技術を使用したＭＯＳ回路の一例が１９８１
年１月２７日付のアール・ニー・ヒルボー：／ （ Ｒ
． Ａ．Ｈｉｌｂｏｕｒｎｅ ）の米国特許第１１、
２４７， ８２４号で述べられている。この場会高い出
力インピーダンスはディプリーション・モード・トラン
ジスタとカスコード接続されたエンハンスメント・モー
ド・トランジスタによって発生さｎる補償電圧を使用す
ることにより保持されている。
年１月２７日付のアール・ニー・ヒルボー：／ （ Ｒ
． Ａ．Ｈｉｌｂｏｕｒｎｅ ）の米国特許第１１、
２４７， ８２４号で述べられている。この場会高い出
力インピーダンスはディプリーション・モード・トラン
ジスタとカスコード接続されたエンハンスメント・モー
ド・トランジスタによって発生さｎる補償電圧を使用す
ることにより保持されている。
こｎらおよび他の従来技術に従うカスコード電流ミラー
回路はこれまで広く使用されていない。何故ならばこれ
らの回路は以下の問題点があるからである。即ち不十分
な入力」り電圧スイング、最悪のプロセスおよび温度に
対して動作の信頼性がないこと、入力および出力電流の
間のオフセットが過剰であるなどの問題点である。
回路はこれまで広く使用されていない。何故ならばこれ
らの回路は以下の問題点があるからである。即ち不十分
な入力」り電圧スイング、最悪のプロセスおよび温度に
対して動作の信頼性がないこと、入力および出力電流の
間のオフセットが過剰であるなどの問題点である。
発明の要約
■Ｔ＋２ｖｏＮに等しい大きな入力電圧スイングを呈す
るＣＭＯＳ電流ミラー回路全提供することが本発明の１
つの特徴である。
るＣＭＯＳ電流ミラー回路全提供することが本発明の１
つの特徴である。
本発明の他の特徴は広いレンジのプロセスの変動および
一温度の変動に肘し■ＲＥＦと■。ＵＴの間の正確な整
＠全提供することである。
一温度の変動に肘し■ＲＥＦと■。ＵＴの間の正確な整
＠全提供することである。
詳細な説明
グレイ・メイヤー（ Ｇｒａｙ−Ｍｅｙｅｒ ）カスコ
ードと呼ばれるＭＯＳデバイスで形成さ′ｎた従来技術
に従うカスコード電流ミラー回路１０が第１図に示され
ている。図示の如く、１対のＭＯＳトランジスタ１２お
よび１４が入力回路ブランチ全形成して直列接続さｎて
いる。
ードと呼ばれるＭＯＳデバイスで形成さ′ｎた従来技術
に従うカスコード電流ミラー回路１０が第１図に示され
ている。図示の如く、１対のＭＯＳトランジスタ１２お
よび１４が入力回路ブランチ全形成して直列接続さｎて
いる。
この場付トランジスタ１２のゲートはトランジスタ１２
のドレインに接続されており、トランジスタ１４のゲー
トも同様にトランジスタ１４のドレインに接続されてい
る。次の回路ブランチは直列接続された１対のＭＯＳ
トランジスタ１６および１８より成り、第１図に示す如
くトランジスタ１６のゲートはトランジスタ１２のゲー
トに、トランジスタ１８のゲートはトランジスタ１４の
ゲートに接続されている。残りの回路ブランチである出
力回路ブランチはやはり直列接続された１対のＭＯＳト
ランジスタ２０および２２を含んでいる。詳細に述べる
と、トランジスタ２０のゲートはトランジスタ１６のソ
ースに接続されており、トランジスタ２２のゲートはト
ランジスタ１４および１８のゲートに接続されている。
のドレインに接続されており、トランジスタ１４のゲー
トも同様にトランジスタ１４のドレインに接続されてい
る。次の回路ブランチは直列接続された１対のＭＯＳ
トランジスタ１６および１８より成り、第１図に示す如
くトランジスタ１６のゲートはトランジスタ１２のゲー
トに、トランジスタ１８のゲートはトランジスタ１４の
ゲートに接続されている。残りの回路ブランチである出
力回路ブランチはやはり直列接続された１対のＭＯＳト
ランジスタ２０および２２を含んでいる。詳細に述べる
と、トランジスタ２０のゲートはトランジスタ１６のソ
ースに接続されており、トランジスタ２２のゲートはト
ランジスタ１４および１８のゲートに接続されている。
基準電流Ｉ ２４はトランジスタ１２ＥＦ
のドレインに加えられ、その後トランジスタ２０のドレ
インで再生される、即ちミラーが形成□される。高い出
力インピーダンスを提供するため、トランジスタ２２は
そのドレインはそのゲート電圧より１閾値電圧（ＶＴ）
低い電圧ｖＴ＋ｖｏＮでバイアスすることによシ′
飽和領域の縁に動作点が設定されている。（ここでｖｏ
Ｎはデバイスのターン・オン電圧である。）このバイア
スはトランジスタ１６および１８により提供される。（
これらトランジスタはｖＴ＋ｖｏＮなる電圧全トランジ
スタ２０のゲートに発生する。）トランジスタ１２はト
ランジスタ１６および１８の付加全補償するためにチャ
ネル幅対長さ比（Ｚ／Ｌ）が他のトランジスタのそれの
１／４の値を有するよう設計されている。しかしグレイ
・メイヤー回路の欠点は入力側電圧として多くの応用用
途にあっては余りに高すぎる電圧２ＶＴ＋３ｖＯＮ１ｒ
、必要とすることである。更にｌ０ＵＴトＩＲＥＦ
の間にｇＯｖＴのオーダの有意なオフセットが存在する
。（ここでｇｏはトランジスタの出力相互コンダクタン
スである。ン何故ならばトランジスタ１４および２２の
ドレイン対ソース電圧が本質的に異なるからである。
インで再生される、即ちミラーが形成□される。高い出
力インピーダンスを提供するため、トランジスタ２２は
そのドレインはそのゲート電圧より１閾値電圧（ＶＴ）
低い電圧ｖＴ＋ｖｏＮでバイアスすることによシ′
飽和領域の縁に動作点が設定されている。（ここでｖｏ
Ｎはデバイスのターン・オン電圧である。）このバイア
スはトランジスタ１６および１８により提供される。（
これらトランジスタはｖＴ＋ｖｏＮなる電圧全トランジ
スタ２０のゲートに発生する。）トランジスタ１２はト
ランジスタ１６および１８の付加全補償するためにチャ
ネル幅対長さ比（Ｚ／Ｌ）が他のトランジスタのそれの
１／４の値を有するよう設計されている。しかしグレイ
・メイヤー回路の欠点は入力側電圧として多くの応用用
途にあっては余りに高すぎる電圧２ＶＴ＋３ｖＯＮ１ｒ
、必要とすることである。更にｌ０ＵＴトＩＲＥＦ
の間にｇＯｖＴのオーダの有意なオフセットが存在する
。（ここでｇｏはトランジスタの出力相互コンダクタン
スである。ン何故ならばトランジスタ１４および２２の
ドレイン対ソース電圧が本質的に異なるからである。
グレイ・メイヤー回路より大きな整合性と低い電力消費
特性を有する他の従来技術に従う回路が第２図に示され
ている。高出力インピーダンスＣＭＯＳカスコード電流
ミラーと呼ばれるこの回路は本出願と同じ出願人による
出願中の１９８４年５月１６日付の米国特許願第６１０
．８８１号に詳細に述べられている。第２図に示す如く
、入力回路ブランチは複数個の直列接続されたＭＯＳト
ランジスタ２３．２６．２８および３０と入力基準電流
源Ｉ よりＥＦ 成る。トランジスタ２６はノードＡおよびＢに必要な電
圧を提供するために他のトランジスタの大きさの１／３
の大きさを有するよう設計されている。出力電流ブラン
チは図示の如く入力ブランチに接続された１対のＭＯＳ
トランジスタ３２および３４より成る。トランジスタ３
０および３４Ｆｉ同じドレイン対ソース（Ｖ ）およ
びゲートズ１ソース（ｖｏ８）電Ｓ 圧を有しているので各々のトランジスタｋｍれる電流は
同一である。従って、基準電流２１はトランジスタ３０
を流れ、出力電流はトランジスタ３４を流れるので、Ｉ
ａＪＴと槓。。
特性を有する他の従来技術に従う回路が第２図に示され
ている。高出力インピーダンスＣＭＯＳカスコード電流
ミラーと呼ばれるこの回路は本出願と同じ出願人による
出願中の１９８４年５月１６日付の米国特許願第６１０
．８８１号に詳細に述べられている。第２図に示す如く
、入力回路ブランチは複数個の直列接続されたＭＯＳト
ランジスタ２３．２６．２８および３０と入力基準電流
源Ｉ よりＥＦ 成る。トランジスタ２６はノードＡおよびＢに必要な電
圧を提供するために他のトランジスタの大きさの１／３
の大きさを有するよう設計されている。出力電流ブラン
チは図示の如く入力ブランチに接続された１対のＭＯＳ
トランジスタ３２および３４より成る。トランジスタ３
０および３４Ｆｉ同じドレイン対ソース（Ｖ ）およ
びゲートズ１ソース（ｖｏ８）電Ｓ 圧を有しているので各々のトランジスタｋｍれる電流は
同一である。従って、基準電流２１はトランジスタ３０
を流れ、出力電流はトランジスタ３４を流れるので、Ｉ
ａＪＴと槓。。
は等しくなる。しかし、この回路にも２．３の問題点が
ある。詳細に述べると、１つは入力側電圧２ｖ ＋３ｖ
ｏＮが多くの応用用途に対しては高すぎることである。
ある。詳細に述べると、１つは入力側電圧２ｖ ＋３ｖ
ｏＮが多くの応用用途に対しては高すぎることである。
更に温度が高く、ｖＴの値が小であると、トランジスタ
２日は飽和領域から出てし１い、抵抗領域に入ってしま
う。従って、トランジスタ３０および３４は異なる動作
特性を呈し、電流オフセットと呼ばれる■Ｒや と■。
２日は飽和領域から出てし１い、抵抗領域に入ってしま
う。従って、トランジスタ３０および３４は異なる動作
特性を呈し、電流オフセットと呼ばれる■Ｒや と■。
ＵＴ の間の不一致が生じることになる。
本発明は前述の問題に対する解決を与えるものであり、
本発明に従って形成さ几たＣＭＯＳカスコード電流ミラ
ー４０が第３図に示されている。以下で述べるように、
入力電圧は前述の従来技術の回路と関連する入力電圧よ
りずっと低いＶＴ＋２ＶＯＮに保持されている。
本発明に従って形成さ几たＣＭＯＳカスコード電流ミラ
ー４０が第３図に示されている。以下で述べるように、
入力電圧は前述の従来技術の回路と関連する入力電圧よ
りずっと低いＶＴ＋２ＶＯＮに保持されている。
更に負のフィードバック・ループ５２が電流ミラー４０
中に含まれており、それによって回路の温度およびプロ
セスによって決定されるＶＴ の値の変化を補償するこ
とにより、入力および出力トランジスタはいかなる動作
条件の下でも整合状態に留まる。従来の回路と類似した
図示の回路ｆｉＮチャネルＭＯＳデバイスを含んでいる
。しかし、本発明に従って形成された電流ミラーはまた
Ｐチャネル・デバイスでも出来ること、ならびにこの例
でＮチャネル・デバイスを選択したのは本発明を説明す
る便宜のためであること全理解されたい。
中に含まれており、それによって回路の温度およびプロ
セスによって決定されるＶＴ の値の変化を補償するこ
とにより、入力および出力トランジスタはいかなる動作
条件の下でも整合状態に留まる。従来の回路と類似した
図示の回路ｆｉＮチャネルＭＯＳデバイスを含んでいる
。しかし、本発明に従って形成された電流ミラーはまた
Ｐチャネル・デバイスでも出来ること、ならびにこの例
でＮチャネル・デバイスを選択したのは本発明を説明す
る便宜のためであること全理解されたい。
さて、第３図全参照して、電流ミラー４０全形成するト
ランジスタの相互接続について述べる。図示の如く、電
流ミラー４０の入力回路ブランチは入力基準電流源ＩＲ
ＥＦ ４２と１対のＭＯＳトランジスタ４４および４
６より成っており、トランジスタ４４のドレインは基準
電流源４２に接続されており、トランジスタ４４のソー
スはトランジスタ４６のドレインに接続されている。出
力回路ブランチは１対のＭＯＳトランジスタ４８および
５０より成り、トランジスタ４８のソースはトランジス
タ５０のドレインに接続されている。第３図に示す如く
、トランジスタ４８のゲートはトランジスタ４４のゲー
トに接続されてお広開様にトランジスタ５０のゲートは
トランジスタ４６のゲートに接続されている。以下で述
べるように、電流ミラー４０はトランジスタ４４と４８
のゲートの相互接続点であるノードＩ Ｋ Ｖ ＋
２ ＶＯＮなる電圧金、そしてトランジスタ５０と４６
のゲートの相互接続点であるノード２にｖＴ＋ｖｏＮな
る電圧全提供するよう設計されている。本発明に従い、
トランジスタ４６および５０は同じゲート対ソース（ｖ
ｏ８）およびドレイン対ソース（ｖＤ８）電圧金星する
。従って、各トランジスタを流れる電流もまた同一であ
る。従って、基準電流■ はトランジスタ４６を流れ
、出力電流ＥＦ ＩｏＵＴ はトランジスタ５０を流ｎるので、ｌ０ＵＴ
とＩＲＥＦは等しくなる。
ランジスタの相互接続について述べる。図示の如く、電
流ミラー４０の入力回路ブランチは入力基準電流源ＩＲ
ＥＦ ４２と１対のＭＯＳトランジスタ４４および４
６より成っており、トランジスタ４４のドレインは基準
電流源４２に接続されており、トランジスタ４４のソー
スはトランジスタ４６のドレインに接続されている。出
力回路ブランチは１対のＭＯＳトランジスタ４８および
５０より成り、トランジスタ４８のソースはトランジス
タ５０のドレインに接続されている。第３図に示す如く
、トランジスタ４８のゲートはトランジスタ４４のゲー
トに接続されてお広開様にトランジスタ５０のゲートは
トランジスタ４６のゲートに接続されている。以下で述
べるように、電流ミラー４０はトランジスタ４４と４８
のゲートの相互接続点であるノードＩ Ｋ Ｖ ＋
２ ＶＯＮなる電圧金、そしてトランジスタ５０と４６
のゲートの相互接続点であるノード２にｖＴ＋ｖｏＮな
る電圧全提供するよう設計されている。本発明に従い、
トランジスタ４６および５０は同じゲート対ソース（ｖ
ｏ８）およびドレイン対ソース（ｖＤ８）電圧金星する
。従って、各トランジスタを流れる電流もまた同一であ
る。従って、基準電流■ はトランジスタ４６を流れ
、出力電流ＥＦ ＩｏＵＴ はトランジスタ５０を流ｎるので、ｌ０ＵＴ
とＩＲＥＦは等しくなる。
前述の如く、本発明の電流ミラー回路の利点は環境温度
の極端な増加あるいはプロセスによって決定されるＶＴ
の値が低いことによっても出力電流は影響を受けない
ことである。
の極端な増加あるいはプロセスによって決定されるＶＴ
の値が低いことによっても出力電流は影響を受けない
ことである。
これらの利点は負帰還ループ５２の存在によるものであ
り、この負帰還ループ５２はまたノード１および２に必
要な電圧を提供する。
り、この負帰還ループ５２はまたノード１および２に必
要な電圧を提供する。
第３図を参照すると、入力端子Ｉｉ“検ＥＦ
知“し、ノード１および２に夫々電圧ｖＴ＋２ＶＯＮお
よびｖＴ＋ｖｏＮ全発生するのに必要な電流を提供する
ためにＭＯＳトランジスタ５４が負帰還ループ５２中に
含まれている。負帰還ループ５２は更にＭＯＳトランジ
スタ５６および５７によって形成された簡単な広帯域電
流ミラーを含んでいる。詳細に述べると、トランジスタ
５６および５７はＰチャネル・デバイスであり、そのゲ
ートは共通接続されてトランジスタ５４のドレインに接
続されており、トランジスタ５７のドレインはまたトラ
ンジスタ５４のドレインに接続されており、トランジス
タ５６および５７のソースは共通接続されている。従っ
て、本発明の電流ミラー回路に従い、第３図に示すよう
に同じ電流Ｉ′がトランジスタ５６および５７全通して
流れる。
よびｖＴ＋ｖｏＮ全発生するのに必要な電流を提供する
ためにＭＯＳトランジスタ５４が負帰還ループ５２中に
含まれている。負帰還ループ５２は更にＭＯＳトランジ
スタ５６および５７によって形成された簡単な広帯域電
流ミラーを含んでいる。詳細に述べると、トランジスタ
５６および５７はＰチャネル・デバイスであり、そのゲ
ートは共通接続されてトランジスタ５４のドレインに接
続されており、トランジスタ５７のドレインはまたトラ
ンジスタ５４のドレインに接続されており、トランジス
タ５６および５７のソースは共通接続されている。従っ
て、本発明の電流ミラー回路に従い、第３図に示すよう
に同じ電流Ｉ′がトランジスタ５６および５７全通して
流れる。
電流ミラー４０の動作に必要な電圧を提供するために、
トランジスタ５６の出力は直列接続されたＭＯＳトラン
ジスタ５８．６０、および６２の入力として加えられる
。第３図に示すように、トランジスタ５６のドレインは
トランジスタ５８のドレインおよびゲートの両方に接続
さｎておシ、トランジスタ５８のゲートはまたトランジ
スタ６０のゲートに接続さｎている。トランジスタ５８
のソースはトランジスタ６０のドレインに接続されてお
り、トランジスタ６０のソースはトランジスタ６２のド
レインおよびゲートに接続されている。、４３図に示す
ように、トランジスタ５８のソースとトランジスタ６０
のドレインの相互接続点はまた先にノード１として述べ
たトランジスタ４４と４８のゲートの相互接続点に接続
されている。従って、ノード１の電圧は電流ミラー４０
の適正な動作を保証するためにＶＴ ＋ ２ ＶＯＮ
Ｋ等しくしなければなラナイ。同様に、トランジスタ６
ｏのソースとトランジスタ６０のゲートの相互接続点は
１だ先にノード２として述べたトランジスタ４６および
５０のゲートの相互接続点に接続さｎている。従って、
ノード２の電圧は電流ミラー４０の適正な動作を保証す
るためにｖＴ＋ＶＯＮに等しくしなければならない。
トランジスタ５６の出力は直列接続されたＭＯＳトラン
ジスタ５８．６０、および６２の入力として加えられる
。第３図に示すように、トランジスタ５６のドレインは
トランジスタ５８のドレインおよびゲートの両方に接続
さｎておシ、トランジスタ５８のゲートはまたトランジ
スタ６０のゲートに接続さｎている。トランジスタ５８
のソースはトランジスタ６０のドレインに接続されてお
り、トランジスタ６０のソースはトランジスタ６２のド
レインおよびゲートに接続されている。、４３図に示す
ように、トランジスタ５８のソースとトランジスタ６０
のドレインの相互接続点はまた先にノード１として述べ
たトランジスタ４４と４８のゲートの相互接続点に接続
されている。従って、ノード１の電圧は電流ミラー４０
の適正な動作を保証するためにＶＴ ＋ ２ ＶＯＮ
Ｋ等しくしなければなラナイ。同様に、トランジスタ６
ｏのソースとトランジスタ６０のゲートの相互接続点は
１だ先にノード２として述べたトランジスタ４６および
５０のゲートの相互接続点に接続さｎている。従って、
ノード２の電圧は電流ミラー４０の適正な動作を保証す
るためにｖＴ＋ＶＯＮに等しくしなければならない。
ノード１および２に必要な電圧の発生についての説明の
開始点はトランジスタ６２、特に該トランジスタ６２の
ゲート対ソース電圧■Ｇｓにある。この特定の回路にあ
ってはトランジスタ６２のＶＧｓは”Ｔ＋”ＯＮに等し
いことは良く知られている。従って、ノード２の電圧は
正確な電流ミラー動作を行うのに必要な値ＶＴ ＋ Ｖ
ＯＮに等しい。ＶＴ ＋ ２ ＶＯＮ ｆ発生するため
に、トランジスタ６０はトランジスタ６２のチャネル定
数（Ｚ／Ｌ）の１／３の値を有するように選択される。
開始点はトランジスタ６２、特に該トランジスタ６２の
ゲート対ソース電圧■Ｇｓにある。この特定の回路にあ
ってはトランジスタ６２のＶＧｓは”Ｔ＋”ＯＮに等し
いことは良く知られている。従って、ノード２の電圧は
正確な電流ミラー動作を行うのに必要な値ＶＴ ＋ Ｖ
ＯＮに等しい。ＶＴ ＋ ２ ＶＯＮ ｆ発生するため
に、トランジスタ６０はトランジスタ６２のチャネル定
数（Ｚ／Ｌ）の１／３の値を有するように選択される。
（第３図にはトランジスタ６０の近くに１７３と記され
ていム）出願中の米国特許第６１０．８８１号で詳、ｉ
＋１ＩＩＫ述べられているように、他のトランジスタの
チャネル定数の１／３の値を有するトランジスタ全使用
することにより、トランジスタ６０はその抵抗領域中に
留まり、従ってそのドレインとソースの間にＶ。Ｎなる
電圧降下が提供される。この■。Ｎなる電圧降下により
、ノードＩの電圧は本発明の回路が適正に動作すること
を保証するのに必要な電圧ｖ ＋２ＶＯＮに等しくなる
。
ていム）出願中の米国特許第６１０．８８１号で詳、ｉ
＋１ＩＩＫ述べられているように、他のトランジスタの
チャネル定数の１／３の値を有するトランジスタ全使用
することにより、トランジスタ６０はその抵抗領域中に
留まり、従ってそのドレインとソースの間にＶ。Ｎなる
電圧降下が提供される。この■。Ｎなる電圧降下により
、ノードＩの電圧は本発明の回路が適正に動作すること
を保証するのに必要な電圧ｖ ＋２ＶＯＮに等しくなる
。
本発明の重安な特徴は電流ミラー４０が周囲温度の大幅
な増加あるいはプロセスによって決定される小さな■、
の値に比較的不感応であることにある。この不感応性は
、プロセスあるいは温度の変化に関係なく、トランジス
タキ牛が飽和領域に留筐ること全保証することによシ達
成される。不発゛明に従い、トランジスタ４４はＯなる
ゲート対ドレイン電圧ｖＧＤ ”提供することにより飽
和状態に保持される。換言すると、トランジスタ４４の
ドレインに現われる電圧はトランジスタ４４のゲートの
電圧と同じレベルに保持される。第３図に示すように、
トランジスタ４４のドレインはトランジスタ５４のゲー
トに接続されている。トランジスタ５４は前述の如く、
入力端子Ｉｉ“検知“するのに使用される。
な増加あるいはプロセスによって決定される小さな■、
の値に比較的不感応であることにある。この不感応性は
、プロセスあるいは温度の変化に関係なく、トランジス
タキ牛が飽和領域に留筐ること全保証することによシ達
成される。不発゛明に従い、トランジスタ４４はＯなる
ゲート対ドレイン電圧ｖＧＤ ”提供することにより飽
和状態に保持される。換言すると、トランジスタ４４の
ドレインに現われる電圧はトランジスタ４４のゲートの
電圧と同じレベルに保持される。第３図に示すように、
トランジスタ４４のドレインはトランジスタ５４のゲー
トに接続されている。トランジスタ５４は前述の如く、
入力端子Ｉｉ“検知“するのに使用される。
ＥＦ
トランジスタ５６および５８によって形成された電流ミ
ラーから出て行く電流工′がほぼＩＲＥＦに等しいと仮
定すると、トランジスタ５４のチャネル定数金他のトラ
ンジスタのチャネル定数の１／４とすることによりＶＴ
＋２ＶＯＮｆｘる電圧がトランジスタ５４のゲートに
保持される。第３図ではトランジスタ５４０近くに１／
４と記されている。従って、ループ５２からの負帰還は
ゲート電圧としてトランジスタ４４および４６に加えら
れる。ノード１の電圧が変化すると、トランジスタ５４
のゲートは反対方向に変化し、従ってトランジスタ４４
のドレインとゲートの間に０なる電圧降下を連続的に提
供する。トランジスタ４４は常に飽和領域に留まるので
、入力回路ブランチと出力回路ブランチの間には電流オ
フセットは存在しないことになる。
ラーから出て行く電流工′がほぼＩＲＥＦに等しいと仮
定すると、トランジスタ５４のチャネル定数金他のトラ
ンジスタのチャネル定数の１／４とすることによりＶＴ
＋２ＶＯＮｆｘる電圧がトランジスタ５４のゲートに
保持される。第３図ではトランジスタ５４０近くに１／
４と記されている。従って、ループ５２からの負帰還は
ゲート電圧としてトランジスタ４４および４６に加えら
れる。ノード１の電圧が変化すると、トランジスタ５４
のゲートは反対方向に変化し、従ってトランジスタ４４
のドレインとゲートの間に０なる電圧降下を連続的に提
供する。トランジスタ４４は常に飽和領域に留まるので
、入力回路ブランチと出力回路ブランチの間には電流オ
フセットは存在しないことになる。
位相が１８０°を越した後帰還ループ５２のループ利得
が１以下に留まること全保証するために、コンデンサ６
４が入力回路ブランチ中に含まれている。コンデンサ６
４が無いとすると、負帰還ループ５２で１８００の位相
反転が生じるが、ループ利得は１より犬である。
が１以下に留まること全保証するために、コンデンサ６
４が入力回路ブランチ中に含まれている。コンデンサ６
４が無いとすると、負帰還ループ５２で１８００の位相
反転が生じるが、ループ利得は１より犬である。
この位相反転は電流ミラー４０を発振させる。
従ってコンデンサ６４０作用は有意な位相余裕（少なく
とも４５°）を与える支配的な極を提供し、それによっ
てループ利得がＯを越した後に第２の極が生じるように
することである。
とも４５°）を与える支配的な極を提供し、それによっ
てループ利得がＯを越した後に第２の極が生じるように
することである。
負帰還ループ５２を形成するトランジスタはすべて、ト
ランジスタ６０および５４がその１／３および１／４の
スケーリング全保持するという条件の下で、入、力およ
び出力回路ブランチ全形成するトランジスタに関して犬
きさ全スケール・ダウンし得ることに注意されたい。
ランジスタ６０および５４がその１／３および１／４の
スケーリング全保持するという条件の下で、入、力およ
び出力回路ブランチ全形成するトランジスタに関して犬
きさ全スケール・ダウンし得ることに注意されたい。
第１図はグレイ・メイヤー（Ｇｒａｙ −Ｍｅｙｅｒ）
カスコード電流ミラー回路と呼ばｎている従来技術に従
うＣＭＯＳカスコード電流ミラー回路図、 第２図は高い出力インピーダンスを呈する他の従来技術
に従うＣＭＯＳカスコード電流ミラー回路図、 第３図は本発明に従って形成された大きなスイングを有
するＣＭＯＳカスコード電流ミラー回路図である。 〔主要部分の符号の説明〕 負帰還ループ・・・５２ ｍｌの基準電圧−’ ”Ｔ ＋ ２■ＯＮ第２の基準電
圧・・・Ｖ−ｒ＋ＶＯＮ 補償コンデンサ・・・６４ Ｆ／に、 ／
カスコード電流ミラー回路と呼ばｎている従来技術に従
うＣＭＯＳカスコード電流ミラー回路図、 第２図は高い出力インピーダンスを呈する他の従来技術
に従うＣＭＯＳカスコード電流ミラー回路図、 第３図は本発明に従って形成された大きなスイングを有
するＣＭＯＳカスコード電流ミラー回路図である。 〔主要部分の符号の説明〕 負帰還ループ・・・５２ ｍｌの基準電圧−’ ”Ｔ ＋ ２■ＯＮ第２の基準電
圧・・・Ｖ−ｒ＋ＶＯＮ 補償コンデンサ・・・６４ Ｆ／に、 ／
Claims (1)
- 【特許請求の範囲】 １ 入力回路ブランチと出力回路ブランチを含むＭＯＳ
電流ミラー回路において、入力回路ブランチは基準電流
に応動し、出力回路 ブランチは基準電流をミラーを形成して前 記基準電流に実質的に等しい出力電流を発 生し、前記電流ミラー回路は更に； 前記基準電流に応動して第１の基準電圧 と第２の基準電圧の差がＭＯＳトランジスタのターン・
オン電圧（Ｖ＿Ｏ＿Ｎ）に等しいような第１の基準電圧
（Ｖ＿Ｔ＋２Ｖ＿Ｏ＿Ｎ）と第２の基準電圧（Ｖ＿Ｔ＋
Ｖ＿Ｏ＿Ｎ）を発生する負帰還ループ（例えば５２）を
含み、前記第１およ び第２の基準電圧は、各々の回路ブランチ 中に含まれるＭＯＳトランジスタが同じゲート対ソース
（Ｖ＿Ｇ＿Ｓ）およびドレイン対ソース（Ｖ＿Ｄ＿Ｓ）
電圧を呈するよう前記入力および出力回路ブランチに加
えられ、前記基準電 流のミラーである出力電流を発生し、前記 負帰還ループは前記入力回路ブランチ中の 各々のＭＯＳトランジスタが飽和状態に留まるような仕
方で前記基準電流に応動するこ とを特徴とするＭＯＳ電流ミラー回路。 ２ 特許請求の範囲第１項記載のＭＯＳ電流ミラー回路
において、 入力回路ブランチは第１（例えば４４） および第２（例えば４６）のＭＯＳトランジスタの直列
接続を含み、各々のＭＯＳトランジスタはゲート、ソー
スおよびドレイン電 極を有し、前記第１のＭＯＳトランジスタのドレインは
基準電流源に接続されており、 前記第１のＭＯＳトランジスタのソースは第２のＭＯＳ
トランジスタのドレインに接続されており、前記第１の
ＭＯＳトランジスタのゲートは負帰還ループによつて発
生された 第１の基準電圧に応動し、前記第２のＭＯＳトランジス
タのゲートは前記負帰還ループ によつて発生された第２の基準電圧に応動 し、 出力回路ブランチは第１（例えば４８） および第２（例えば５０）のＭＯＳトランジスタの直列
接続を含み、各々のＭＯＳトランジスタはゲート、ソー
スおよびドレイン電 極を有し、前記第１のトランジスタのソー スは前記第２のトランジスタのドレインに 接続されており、前記第１のトランジスタ のゲートは入力回路ブランチの第１のトラ ンジスタのゲートに接続されており、前記 第２のトランジスタのゲートは入力回路ブ ランチの第２のトランジスタのゲートに接 続されており、入力および出力回路ブラン チの第２のトランジスタは同じゲート対ソ ース電圧（Ｖ＿Ｔ＋Ｖ＿Ｏ＿Ｎ）および同じドレイン対
ソース電圧（Ｖ＿Ｏ＿Ｎ）を呈し、それによつて前記出
力回路ブランチを流れる出力電 流は前記入力回路ブランチを流れる基準電 流と実質的に同一となることを特徴とする ＭＯＳ電流ミラー回路。 ３ 特許請求の範囲第２項記載のＭＯＳ電流ミラー回路
において、負帰還ループは複数個 のＭＯＳトランジスタを含み、各トランジスタはゲート
、ソースおよびドレイン電極を 有し、かつそのチャネル幅をそのチャネル 長で割つたものにより定義されるチャネル 定数を有し、前記複数個のＭＯＳトランジスタは、 基準電流を検知する第１のトランジスタ （例えば５４）を含み、該第１のトランジ スタのゲートは基準電流の出力に接続され ており、前記第１のトランジスタのチャネ ル定数は前記複数個のＭＯＳトランジスタの内の他の選
択されたトランジスタのチャネ ル定数の１／４であり、それによつて該第１のトランジ
スタのゲート対ソース電圧は前 記負帰還ループによつて発生される第１の 基準電圧に等しく、 電流ミラー手段は第２（例えば５７）お よび第３（例えば５６）のＭＯＳトランジスタを含み、
前記第２のトランジスタのドレ インは第１のトランジスタのドレインに接 続されており、前記第２のトランジスタの ソースは前記第３のトランジスタのソース に接続されており、前記第２のトランジス タのゲートは前記第３のトランジスタのゲ ートおよび前記第１のトランジスタのドレ インに接続されており、前記電流ミラー手 段は出力として前記基準電流に等しい電流 （Ｉ′）を提供することが出来、 前記負帰還フィードバック・ループの第 １および第２の基準電圧出力を発生する第 ４（例えば５８）、第５（例えば６０）お よび第６（例えば６２）のＭＯＳトランジスタの直列接
続を含み、前記第５のトランジ スタのチャネル定数は該第５のトランジス タのドレインおよびソース間にＶ＿Ｏ＿Ｎに等しい電圧
降下を提供するために前記第４およ び第６のトランジスタのチャネル定数の高 々１／３であり、前記第４のトランジスタのドレインは
前記第３のトランジスタのドレ インに接続されており、前記電流ミラー手 段によつて発生された電流に応動し、前記 第４のトランジスタのゲートは該第４のト ランジスタのドレインおよび前記第５のト ランジスタのゲートに接続されており、前 記第４のトランジスタのソースは前記第５ のトランジスタのドレインおよび入力なら びに出力回路ブランチの両方の第１のトラ ンジスタ（例えば４４、４８）のゲートに 接続されており、前記第４のトランジスタ のソースと前記第５のトランジスタのドレ インの相互接続により前記負帰還ループの 第１の基準電圧出力が提供され、前記第５ のトランジスタのソースは前記第６のトラ ンジスタのドレインおよびゲートに接続さ れており、前記第５および第６のトランジ スタの相互接続は前記入力および出力回路 ブランチの第２のトランジスタ（例えば ４６、５０）のゲートに接続されており、 前記負帰還ループの第２の基準電圧出力を 提供することを特徴とするＭＯＳ電流ミラー回路。 ４ 特許請求の範囲第１項記載のＭＯＳ電流ミラー回路
において、該電流ミラー回路は更 に負帰還ループのループ利得を位相が１８０°を越した
ときに１以下の値に保持するため に基準電流源の出力と地気の間に接続され た補償コンデンサ（例えば６４）を含んで いることを特徴とするＭＯＳ電流ミラー回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/643,636 US4583037A (en) | 1984-08-23 | 1984-08-23 | High swing CMOS cascode current mirror |
| US643636 | 2000-08-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6159903A true JPS6159903A (ja) | 1986-03-27 |
| JPH0584963B2 JPH0584963B2 (ja) | 1993-12-03 |
Family
ID=24581668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60184350A Granted JPS6159903A (ja) | 1984-08-23 | 1985-08-23 | Ｍｏｓ電流ミラー回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4583037A (ja) |
| JP (1) | JPS6159903A (ja) |
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| WO2020203814A1 (ja) * | 2019-03-29 | 2020-10-08 | 株式会社村田製作所 | バイアス回路及び電流出力回路 |
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