JPS6161116B2 - - Google Patents
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- JPS6161116B2 JPS6161116B2 JP53053491A JP5349178A JPS6161116B2 JP S6161116 B2 JPS6161116 B2 JP S6161116B2 JP 53053491 A JP53053491 A JP 53053491A JP 5349178 A JP5349178 A JP 5349178A JP S6161116 B2 JPS6161116 B2 JP S6161116B2
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- 238000000034 method Methods 0.000 claims description 7
- 239000002131 composite material Substances 0.000 claims description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 7
- 230000003068 static effect Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/001—Arbitration of resources in a display system, e.g. control of access to frame buffer by video controller and/or main processor
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- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
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Description
【発明の詳細な説明】
本発明は、表示回路を持つた計算機システムの
メモリアドレス信号供給方式に関するものであ
る。
メモリアドレス信号供給方式に関するものであ
る。
近年、LSI技術の急速な発展に伴ない、コンピ
ユータの中央演算処理回路（以下CPUと略記す
る）を１個のLSIとしたマイクロコンピユータが
出現し、従来の汎用デイジタルICシステムは
CPU中心のシステムに移行し始めている。この
ようなシステムはCPUの他に、CPUの処理手順
（プログラム）を記憶している再生専用のメモリ
回路（以下プログラムROMと称する）と、CPU
の処理中にデータを一時記憶したりプログラム
ROMのかわりをしたりする書き換え可能なメモ
リ回路（以下データRAMと称する）と、入出力
回路とをおもな構成要素としている。
ユータの中央演算処理回路（以下CPUと略記す
る）を１個のLSIとしたマイクロコンピユータが
出現し、従来の汎用デイジタルICシステムは
CPU中心のシステムに移行し始めている。この
ようなシステムはCPUの他に、CPUの処理手順
（プログラム）を記憶している再生専用のメモリ
回路（以下プログラムROMと称する）と、CPU
の処理中にデータを一時記憶したりプログラム
ROMのかわりをしたりする書き換え可能なメモ
リ回路（以下データRAMと称する）と、入出力
回路とをおもな構成要素としている。
第１図は、上述の構成の一例を示すブロツク図
であり、キヤラクタデイスプレイ装置を示してい
る。この図において、１はCPU、２はCPU１の
クロツク信号を発生するクロツク発生回路、３は
データRAM、４はプログラムROM、５はデータ
RAM３の内容が失なわれないようにCPU１から
の読み書きとは無関係に一定周期でリフレツシユ
動作を行なわせるリフレツシユ制御回路、６はリ
フレツシユ時にデータRAM３にリフレツシユす
べきアドレスを供給するためのアドレス切換回
路、７は文字符号情報を表示可能にする文字符号
表示回路、８はブラウン管に代表される表示器で
ある。また、１３はCPU１と各回路とのデータ
の授受を行なう信号路、すなわちデータバスであ
り、１４はCPU１が各回路に番地信号を供給す
る信号路、すなわちアドレスバスであり、１６は
クロツク発生回路２から発生するクロツク信号を
供給する信号路、１７はリフレツシユ制御回路５
から発生するリフレツシユアドレス信号をアドレ
ス切換回路６に供給する信号路、１８はリフレツ
シユ制御回路５から発生するリフレツシユ要求信
号を供給する信号路を示している。文字符号表示
回路７は、テレビジヨン信号の同期信号や表示用
のアドレス信号を発生する表示タイミングパルス
発生回路７１、アドレスバス１４と表示タイミン
グパルス発生回路７１からの表示タイミングパル
ス信号路１５とをクロツク発生回路２からクロツ
ク信号路１６を経て供給される信号ａによつて切
り換えるアドレス切換回路７２、表示画面と相対
位置関係を持ち文字符号情報を記憶するメモリ回
路（以下表示用RAMと称する）７３、この文字
符号情報に対応する文字符号パターンをあらかじ
め記憶している再生専用のメモリ回路（以下文字
パターン発生用ROMと称する）７４、および文
字パターン発生用ROM７４からの並列信号を直
列信号に変換する並列直列変換回路７５から構成
される。この文字表示回路７はCPU１の出力回
路に相当し、実際のキヤラクタデイスプレイ装置
ではキーボードなどの入力回路がデータバス１
３、アドレスバス１４を介して接続されるのが一
般的であるが、本発明の本質とは関係がないため
省略している。
であり、キヤラクタデイスプレイ装置を示してい
る。この図において、１はCPU、２はCPU１の
クロツク信号を発生するクロツク発生回路、３は
データRAM、４はプログラムROM、５はデータ
RAM３の内容が失なわれないようにCPU１から
の読み書きとは無関係に一定周期でリフレツシユ
動作を行なわせるリフレツシユ制御回路、６はリ
フレツシユ時にデータRAM３にリフレツシユす
べきアドレスを供給するためのアドレス切換回
路、７は文字符号情報を表示可能にする文字符号
表示回路、８はブラウン管に代表される表示器で
ある。また、１３はCPU１と各回路とのデータ
の授受を行なう信号路、すなわちデータバスであ
り、１４はCPU１が各回路に番地信号を供給す
る信号路、すなわちアドレスバスであり、１６は
クロツク発生回路２から発生するクロツク信号を
供給する信号路、１７はリフレツシユ制御回路５
から発生するリフレツシユアドレス信号をアドレ
ス切換回路６に供給する信号路、１８はリフレツ
シユ制御回路５から発生するリフレツシユ要求信
号を供給する信号路を示している。文字符号表示
回路７は、テレビジヨン信号の同期信号や表示用
のアドレス信号を発生する表示タイミングパルス
発生回路７１、アドレスバス１４と表示タイミン
グパルス発生回路７１からの表示タイミングパル
ス信号路１５とをクロツク発生回路２からクロツ
ク信号路１６を経て供給される信号ａによつて切
り換えるアドレス切換回路７２、表示画面と相対
位置関係を持ち文字符号情報を記憶するメモリ回
路（以下表示用RAMと称する）７３、この文字
符号情報に対応する文字符号パターンをあらかじ
め記憶している再生専用のメモリ回路（以下文字
パターン発生用ROMと称する）７４、および文
字パターン発生用ROM７４からの並列信号を直
列信号に変換する並列直列変換回路７５から構成
される。この文字表示回路７はCPU１の出力回
路に相当し、実際のキヤラクタデイスプレイ装置
ではキーボードなどの入力回路がデータバス１
３、アドレスバス１４を介して接続されるのが一
般的であるが、本発明の本質とは関係がないため
省略している。
第２図は、第１図に示すシステムの番地割付の
一例を示す図、第３図は表示器８の表示面を構成
する文字符号パターン情報の分割構成の一例を示
す図、第４図はおもな信号路のタイミング関係を
示す図である。
一例を示す図、第３図は表示器８の表示面を構成
する文字符号パターン情報の分割構成の一例を示
す図、第４図はおもな信号路のタイミング関係を
示す図である。
初めに、第１図の回路で重要な働きをする
CPU１の動作について説明する。第１図におい
て、CPU１はいわゆるマイクロコンピユータの
中央演算処理回路である。CPU１は通常複数ビ
ツトの演算処理を同時に行えるが、ここでは説明
の便宜上８ビツト並列演算処理可能なCPUと
し、また、データバスを介して行なわれるデータ
授受のためのアドレス信号−すなわち、番地信号
を供給するアドレスバスには、16本の並列線路が
出力されているものとする。すなわちCPU１は
０地から216−１＝65535番地（16進数で表現する
とFFFF番地となり表現上簡単となるため、以下
番地表現は16進数とする）までののうち、データ
授受に必要な番地信号を発生する。また、データ
バス１３は、８本の並列線路であり、CPU１か
ら各メモリ回路（プログラムROM４、データ
RAM３、表示用RAM７３）の、前記番地信号で
指定された番地へ並列８ビツトの信号を送り出し
たり、また逆に信号をCPU１へ取り込んだりす
る信号路である。
CPU１の動作について説明する。第１図におい
て、CPU１はいわゆるマイクロコンピユータの
中央演算処理回路である。CPU１は通常複数ビ
ツトの演算処理を同時に行えるが、ここでは説明
の便宜上８ビツト並列演算処理可能なCPUと
し、また、データバスを介して行なわれるデータ
授受のためのアドレス信号−すなわち、番地信号
を供給するアドレスバスには、16本の並列線路が
出力されているものとする。すなわちCPU１は
０地から216−１＝65535番地（16進数で表現する
とFFFF番地となり表現上簡単となるため、以下
番地表現は16進数とする）までののうち、データ
授受に必要な番地信号を発生する。また、データ
バス１３は、８本の並列線路であり、CPU１か
ら各メモリ回路（プログラムROM４、データ
RAM３、表示用RAM７３）の、前記番地信号で
指定された番地へ並列８ビツトの信号を送り出し
たり、また逆に信号をCPU１へ取り込んだりす
る信号路である。
一般にマイクロコンピユータシステムでは、第
１図に示したようにCPU１と各回路とが同一ア
ドレスバス１４および同一データバス１３で結合
されている。このため、各回路を分離するため
に、各回路ごとに異なつた番地を割り付けてい
る。この番地割付の一例を示したのが、第２図で
ある。第２図では、プログラムROM４は
（F000）16番地から（FFFF）16番地までの計4096
番地、データRAM３は（0000）16番地から
（0FFF）16番地までの計4096番地、表示用RAM７
３には（8000）16番地から（83FF）16番地までの計
1024番地が割り付けられている。
１図に示したようにCPU１と各回路とが同一ア
ドレスバス１４および同一データバス１３で結合
されている。このため、各回路を分離するため
に、各回路ごとに異なつた番地を割り付けてい
る。この番地割付の一例を示したのが、第２図で
ある。第２図では、プログラムROM４は
（F000）16番地から（FFFF）16番地までの計4096
番地、データRAM３は（0000）16番地から
（0FFF）16番地までの計4096番地、表示用RAM７
３には（8000）16番地から（83FF）16番地までの計
1024番地が割り付けられている。
マイクロコンピユータも通常の電子計算機と同
様プログラム蓄積方式であるため、プログラム
ROM４には第１図のシステムを動作させるため
の処理手順（プログラム）が記憶されている。プ
ログラムROM４は、第２図で示す様に（F000）16
番地から（FFFF）16番地までの4096番地を占
め、CPU１のアドレスバス１４の番地情報によ
つて記憶内容がデータバス１３に読み出される。
この記憶内容はCPU１により取り込まれ、命令
として解読され、このシステムを動作させる。す
なわち、CPU１の内部には通常プログラム計数
器が設けられており、この計数器の示す値が実行
中の命令の入つているプログラムROM４の番地
を定める。
様プログラム蓄積方式であるため、プログラム
ROM４には第１図のシステムを動作させるため
の処理手順（プログラム）が記憶されている。プ
ログラムROM４は、第２図で示す様に（F000）16
番地から（FFFF）16番地までの4096番地を占
め、CPU１のアドレスバス１４の番地情報によ
つて記憶内容がデータバス１３に読み出される。
この記憶内容はCPU１により取り込まれ、命令
として解読され、このシステムを動作させる。す
なわち、CPU１の内部には通常プログラム計数
器が設けられており、この計数器の示す値が実行
中の命令の入つているプログラムROM４の番地
を定める。
次にアドレスバス１４にこの番地が出力されプ
ログラムROM４のその番地に記憶されていたデ
ータがデータバス１３を経てCPUに取り込まれ
る。CPU１はこのデータを命令として解読し、
データRAM３や表示用RAM７３の記憶内容を変
更したり、他の入出力回路とデータを授受してシ
ステム全体を動作させる。動作時におけるクロツ
ク信号とアドレスバス、データバスの関係を第４
図に示す。第４図ａは信号路１６によつてCPU
１に供給されるクロツク信号で、ｂは信号路１４
を通るアドレスバス信号、ｃは信号路１３を通る
データバス信号を示す。アドレスバス信号ｂは
CPU１から一方向に出力されるため、クロツク
信号の立ち下がりから一定時間遅れてT1期間内
で番地が更新するが、データバス信号ｃは双方向
の信号のため、おもにT2期間のみ出力して出力
信号同士がデータバス１３上で競合するのを防ぐ
動作となつている。
ログラムROM４のその番地に記憶されていたデ
ータがデータバス１３を経てCPUに取り込まれ
る。CPU１はこのデータを命令として解読し、
データRAM３や表示用RAM７３の記憶内容を変
更したり、他の入出力回路とデータを授受してシ
ステム全体を動作させる。動作時におけるクロツ
ク信号とアドレスバス、データバスの関係を第４
図に示す。第４図ａは信号路１６によつてCPU
１に供給されるクロツク信号で、ｂは信号路１４
を通るアドレスバス信号、ｃは信号路１３を通る
データバス信号を示す。アドレスバス信号ｂは
CPU１から一方向に出力されるため、クロツク
信号の立ち下がりから一定時間遅れてT1期間内
で番地が更新するが、データバス信号ｃは双方向
の信号のため、おもにT2期間のみ出力して出力
信号同士がデータバス１３上で競合するのを防ぐ
動作となつている。
以上がCPU１の一般的動作の説明である。次
にCPU１に取り込まれた文字符号情報を表示器
８に表示する文字符号表示回路７について説明す
る。この回路は、既にサイクルスチールデイスプ
レイ方式として知られている公知の回路である。
この方式の特徴は、CPU１が表示用RAM７３を
アクセスするのに特殊な処理を必要とせず、かつ
文字符号の表示を安定に行なうことができる点に
ある。すなわち、第４図に示すように、CPU１
からのデータ信号がクロツク信号のT2期間のみ
で授受される事に着目し、T1期間では、CPU１
と表示用RAM７３とをアドレス切換回路７２で
切り離し、表示タイミングパルス発生回路７１か
らの表示用アドレス信号をアドレス切換回路７２
を経て表示用RAM７３に供給し、そこに記憶さ
れている文字符号情報を読み出す方式である。こ
の時表示用RAM７３に供給されるアドレス信号
の様子を第４図ｄに示す。読み出された文字符号
情報は、他のデイスプレイ方式と同様に、あらか
じめ文字符号パターンを記憶した文字符号パター
ン発生用ROM７４に供給される。さらに表示タ
イミングパルス発生回路７１からの表示用アドレ
ス信号も、同時に文字符号パターン発生用ROM
７４に供給され、文字符号パターン情報を読み出
す。読み出された文字符号パターン情報は、並列
直列変換回路７５に供給され、表示器８に入力可
能な信号に変換されて出力される。第３図に、こ
のようにして表示器８に表示される画像の一例を
示すが、この例では横方向に64個、縦方向に16
個、計1024個の文字符号パターン情報が表示でき
る。ここで表示される文字符号パターン情報は、
第２図で（8000）16番地から（83FF）16番地の計
1024番地を持つ表示用RAM７３に記憶された文
字符号情報と１対１の対応を持つように構成され
る。すなわち、仮に第３図の（１、１）の場所が
（8000）16番地に対応するとすれば、第３図の
（１、１）の位置で（8000）16番地を読み出すよう
に表示タイミングパルス発生回路７１が表示アド
レス信号を表示用RAM７３に供給する。
にCPU１に取り込まれた文字符号情報を表示器
８に表示する文字符号表示回路７について説明す
る。この回路は、既にサイクルスチールデイスプ
レイ方式として知られている公知の回路である。
この方式の特徴は、CPU１が表示用RAM７３を
アクセスするのに特殊な処理を必要とせず、かつ
文字符号の表示を安定に行なうことができる点に
ある。すなわち、第４図に示すように、CPU１
からのデータ信号がクロツク信号のT2期間のみ
で授受される事に着目し、T1期間では、CPU１
と表示用RAM７３とをアドレス切換回路７２で
切り離し、表示タイミングパルス発生回路７１か
らの表示用アドレス信号をアドレス切換回路７２
を経て表示用RAM７３に供給し、そこに記憶さ
れている文字符号情報を読み出す方式である。こ
の時表示用RAM７３に供給されるアドレス信号
の様子を第４図ｄに示す。読み出された文字符号
情報は、他のデイスプレイ方式と同様に、あらか
じめ文字符号パターンを記憶した文字符号パター
ン発生用ROM７４に供給される。さらに表示タ
イミングパルス発生回路７１からの表示用アドレ
ス信号も、同時に文字符号パターン発生用ROM
７４に供給され、文字符号パターン情報を読み出
す。読み出された文字符号パターン情報は、並列
直列変換回路７５に供給され、表示器８に入力可
能な信号に変換されて出力される。第３図に、こ
のようにして表示器８に表示される画像の一例を
示すが、この例では横方向に64個、縦方向に16
個、計1024個の文字符号パターン情報が表示でき
る。ここで表示される文字符号パターン情報は、
第２図で（8000）16番地から（83FF）16番地の計
1024番地を持つ表示用RAM７３に記憶された文
字符号情報と１対１の対応を持つように構成され
る。すなわち、仮に第３図の（１、１）の場所が
（8000）16番地に対応するとすれば、第３図の
（１、１）の位置で（8000）16番地を読み出すよう
に表示タイミングパルス発生回路７１が表示アド
レス信号を表示用RAM７３に供給する。
以上が文字表示回路７のあらましである。次
に、リフレツシユ動作について述べる。第１図で
データRAM３が小容量で済む場合、リフレツシ
ユ回路５やアドレス切換回路６の不要なスタテイ
ツクRAMを用いるが、スタテイツクRAMは高価
で大容量には不向きである。したがつて、より安
価に大容量のメモリ回路を得ようとする場合に
は、第１図に示すようにダイナミツクRAMを用
いることとなる。しかしダイナミツクRAMで
は、一定時間以上アクセスが行なわれないと、記
憶内容が消滅してしまうため、CPU１からの読
み書き動作とは無関係に、ある一定周期（リフレ
ツシユ周期）ごとに全番地を逐次リフレツシユす
る必要がある。この動作を第１図を用いて説明す
る。リフレツシユ制御回路５は、内部に発振器を
持ち一定周期ごとにリフレツシユ要求信号路１８
にリフレツシユ要求信号を出力し、アドレスバス
１４の一部をアドレス切換回路６で切り離し、リ
フレツシユ制御回路５から出力されるリフレツシ
ユアドレス信号路１７に接続する。また、このリ
フレツシユ要求信号はデータRAM３にも供給さ
れ、データ情報をデータバス１３に出力しないリ
フレツシユ動作状態をつくる。データRAM３に
供給されるアドレスの一部のみにリフレツシユア
ドレスを供給する理由は、市販のダイナミツク
RAMでは全ての番地を逐次リフレツシユする必
要はなく、その数十分の一の番地を逐次リフレツ
シユすることで十分な構成となつているからであ
る。リフレツシユ動作中は、アドレス切換回路６
の切り換え情報がデータバスを経てCPU１に供
給され、データRAM３に対するアクセスを禁止
する。この結果CPU１の実質上の処理速度は低
下する。
に、リフレツシユ動作について述べる。第１図で
データRAM３が小容量で済む場合、リフレツシ
ユ回路５やアドレス切換回路６の不要なスタテイ
ツクRAMを用いるが、スタテイツクRAMは高価
で大容量には不向きである。したがつて、より安
価に大容量のメモリ回路を得ようとする場合に
は、第１図に示すようにダイナミツクRAMを用
いることとなる。しかしダイナミツクRAMで
は、一定時間以上アクセスが行なわれないと、記
憶内容が消滅してしまうため、CPU１からの読
み書き動作とは無関係に、ある一定周期（リフレ
ツシユ周期）ごとに全番地を逐次リフレツシユす
る必要がある。この動作を第１図を用いて説明す
る。リフレツシユ制御回路５は、内部に発振器を
持ち一定周期ごとにリフレツシユ要求信号路１８
にリフレツシユ要求信号を出力し、アドレスバス
１４の一部をアドレス切換回路６で切り離し、リ
フレツシユ制御回路５から出力されるリフレツシ
ユアドレス信号路１７に接続する。また、このリ
フレツシユ要求信号はデータRAM３にも供給さ
れ、データ情報をデータバス１３に出力しないリ
フレツシユ動作状態をつくる。データRAM３に
供給されるアドレスの一部のみにリフレツシユア
ドレスを供給する理由は、市販のダイナミツク
RAMでは全ての番地を逐次リフレツシユする必
要はなく、その数十分の一の番地を逐次リフレツ
シユすることで十分な構成となつているからであ
る。リフレツシユ動作中は、アドレス切換回路６
の切り換え情報がデータバスを経てCPU１に供
給され、データRAM３に対するアクセスを禁止
する。この結果CPU１の実質上の処理速度は低
下する。
以上述べたように、キヤラクタデイスプレイ装
置では多くの回路を必要とし、高価な事が欠点と
なつていた。また安価とするためにダイナミツク
RAMを用いると処理速度が低下するという事も
欠点となつていた。
置では多くの回路を必要とし、高価な事が欠点と
なつていた。また安価とするためにダイナミツク
RAMを用いると処理速度が低下するという事も
欠点となつていた。
本発明の目的は、上記した従来技術の欠点をな
くし、表示回路を備えた計算機システムを安価に
構成可能とするメモリ回路のアドレス信号供給方
式を提供することにある。
くし、表示回路を備えた計算機システムを安価に
構成可能とするメモリ回路のアドレス信号供給方
式を提供することにある。
この目的を達成するために、本発明では、デー
タRAMに表示用RAMのアドレス信号と少なくと
も一部が共通なアドレス信号を供給し、データ
RAMのリフレツシユ周期を表示用RAMに供給さ
れるアドレス信号の切り換え周期と整数比の関係
を持つようにする。こうすることによつて、ダイ
ナミツクRAM固有のリフレツシユ回路を表示回
路と兼用することができる。また、表示回路がサ
イクルスチールデイスプレイ方式を用いている場
合には、CPUの処理速度の低下がなくなり、安
価なダイナミツクRAMでもスタテイツクRAMと
同等となる利点がある。
タRAMに表示用RAMのアドレス信号と少なくと
も一部が共通なアドレス信号を供給し、データ
RAMのリフレツシユ周期を表示用RAMに供給さ
れるアドレス信号の切り換え周期と整数比の関係
を持つようにする。こうすることによつて、ダイ
ナミツクRAM固有のリフレツシユ回路を表示回
路と兼用することができる。また、表示回路がサ
イクルスチールデイスプレイ方式を用いている場
合には、CPUの処理速度の低下がなくなり、安
価なダイナミツクRAMでもスタテイツクRAMと
同等となる利点がある。
以下、本発明を図面を参照して詳細に説明す
る。
る。
第５図は、本発明の一実施例を示すブロツク図
である。図において、第１図と同一部分には同一
符号を用いている。第５図においては、データ
RAM３に、表示用RAM７３に供給されるデータ
授受用のアドレス信号と等しいアドレス信号を供
給し、アドレス切換回路７２に供給される切換信
号をリフレツシユ制御信号として供給している。
すなわち、データRAM３にはCPU１から供給さ
れるアドレス信号と、表示タイミングパルス発生
回路７１から供給される表示アドレス信号とが複
合アドレス信号として交互に供給され、第４図ｅ
に示すように、表示用RAM７３の表示期間中は
データRAM３がリフレツシユ動作となる。
である。図において、第１図と同一部分には同一
符号を用いている。第５図においては、データ
RAM３に、表示用RAM７３に供給されるデータ
授受用のアドレス信号と等しいアドレス信号を供
給し、アドレス切換回路７２に供給される切換信
号をリフレツシユ制御信号として供給している。
すなわち、データRAM３にはCPU１から供給さ
れるアドレス信号と、表示タイミングパルス発生
回路７１から供給される表示アドレス信号とが複
合アドレス信号として交互に供給され、第４図ｅ
に示すように、表示用RAM７３の表示期間中は
データRAM３がリフレツシユ動作となる。
この場合のリフレツシユ周期について考えてみ
ると、現在ダイナミツクRAMで市場に出ている
ものの中で最大容量のものは16キロビツトであ
り、その最大リフレツシユ周期は２ｍＳで、この
時間に128個の連続番地をもれなくアクセスすれ
ば内容は保存される。ここで16キロビツトのダイ
ナミツクRAMを対象としたのは、容量が大きく
なるにつれて最大リフレツシユ周期内でアクセス
しなければならない番地が多くなるからである。
したがつて、このダイナミツクRAMの条件を満
足すれば、より小容量のRAMのリフレツシユ動
作に支障はないことになる。ちなみに４キロビツ
トのダイナミツクRAMでのそれは、２ｍＳで64
個である。そこで128の異なる番地がアクセスさ
れるリフレツシユ周期を求めてみると(1)式で与え
られる。
ると、現在ダイナミツクRAMで市場に出ている
ものの中で最大容量のものは16キロビツトであ
り、その最大リフレツシユ周期は２ｍＳで、この
時間に128個の連続番地をもれなくアクセスすれ
ば内容は保存される。ここで16キロビツトのダイ
ナミツクRAMを対象としたのは、容量が大きく
なるにつれて最大リフレツシユ周期内でアクセス
しなければならない番地が多くなるからである。
したがつて、このダイナミツクRAMの条件を満
足すれば、より小容量のRAMのリフレツシユ動
作に支障はないことになる。ちなみに４キロビツ
トのダイナミツクRAMでのそれは、２ｍＳで64
個である。そこで128の異なる番地がアクセスさ
れるリフレツシユ周期を求めてみると(1)式で与え
られる。
ＴREF＝１２８／Ｎ×ＴH×（ＣY＋１）……(1)
ＴREF：リフレツシユ周期（ｓ）
Ｎ：１行あたりの表示文字数
ＴH：１水平走査周期（ｓ）
ＣY：１行を表示するに必要な水平走査周期数
従来例の表示器８をブラウン管とみなして、第
３図に示す状態で表示した場合のリフレツシユ周
期を求めてみると、第３図からＮが64、ＣYが12
と定められ、ＴREFは、(2)式となる。
３図に示す状態で表示した場合のリフレツシユ周
期を求めてみると、第３図からＮが64、ＣYが12
と定められ、ＴREFは、(2)式となる。
ＴREF＝１２８／６４×63.5×（12＋１）
＝1651（μＳ） ……(2)
したがつて、最大リフレツシユ周期以下とな
り、データRAMの内容は消滅せず、本発明の構
成が有効に動作することを意味している。
り、データRAMの内容は消滅せず、本発明の構
成が有効に動作することを意味している。
以上の実施例では、表示回路にサイクルスチー
ルデイスプレイ方式を採用した例について述べた
が、たとえば、CPU１がデータRAM３、表示用
RAM７３をアクセスした時のみ、アドレス切換
回路７２を切り換えるように構成しても同様の効
果を期待できる。
ルデイスプレイ方式を採用した例について述べた
が、たとえば、CPU１がデータRAM３、表示用
RAM７３をアクセスした時のみ、アドレス切換
回路７２を切り換えるように構成しても同様の効
果を期待できる。
また、以上の例では、キヤラクタデイスプレイ
装置について述べたが、表示用RAMの内容をそ
のままのパターンで表示器に表示するグラフイツ
クデイスプレイ装置においても、表示回路７内の
文字符号パターン発生用ROM７４を取り除いた
形と考えることができるので、本発明の適用は可
能である。
装置について述べたが、表示用RAMの内容をそ
のままのパターンで表示器に表示するグラフイツ
クデイスプレイ装置においても、表示回路７内の
文字符号パターン発生用ROM７４を取り除いた
形と考えることができるので、本発明の適用は可
能である。
以上述べたように、本発明によれば表示タイミ
ングパルス発生回路７１と表示用RAM７３のた
めのアドレス切換回路７２とを、データRAM３
のリフレツシユ回路に兼用させるため、回路構成
が簡単になり安価に装置を構成できる。また、デ
ータRAMにダイナミツクRAMを用いた場合も従
来必要だつたリフレツシユ時間が、表示に必要な
時間として吸収されてしまうために、CPUの処
理速度の低下を防止することができる。
ングパルス発生回路７１と表示用RAM７３のた
めのアドレス切換回路７２とを、データRAM３
のリフレツシユ回路に兼用させるため、回路構成
が簡単になり安価に装置を構成できる。また、デ
ータRAMにダイナミツクRAMを用いた場合も従
来必要だつたリフレツシユ時間が、表示に必要な
時間として吸収されてしまうために、CPUの処
理速度の低下を防止することができる。
第１図はCPUで構成された従来の文字符号表
示装置のブロツク図、第２図は第１図に示すシス
テムの番地割付の一例を示す図、第３図は表示さ
れる画像の一例を示す図、第４図は各部信号図、
第５図は本発明の一実施例のブロツク図である。 １……中央演算処理回路、３……データ
RAM、４……プログラムROM、７……文字符号
表示回路、７２……アドレス切換回路、７３……
表示用RAM。
示装置のブロツク図、第２図は第１図に示すシス
テムの番地割付の一例を示す図、第３図は表示さ
れる画像の一例を示す図、第４図は各部信号図、
第５図は本発明の一実施例のブロツク図である。 １……中央演算処理回路、３……データ
RAM、４……プログラムROM、７……文字符号
表示回路、７２……アドレス切換回路、７３……
表示用RAM。
Claims (1)
- １ リフレツシユを必要とするデータメモリ回路
と、記憶内容が表示される表示用メモリ回路と、
該データメモリ回路および該表示用メモリ回路の
両者とデータ授受を行うためのアドレス信号を発
生するデータ授受アドレス信号発生回路と、該表
示用メモリ回路の表示用アドレス信号を発生する
回路と、該表示用メモリ回路のメモリサイクルを
第１期間および第２期間に分け、第１期間では該
表示用アドレス信号を選択し、また第２期間では
該データ授受アドレス信号発生回路から出力され
るデータ授受用アドレス信号を選択するように、
それぞれ切り換えて該表示用メモリ回路に複合ア
ドレス信号として供給するアドレス切換回路とを
備えた表示回路を持つたデータ処理システムにお
いて、該データメモリ回路に、該表示用メモリ回
路に供給される複合アドレス信号と少くとも一部
が共通するアドレス信号を供給することを特徴と
するメモリ回路のアドレス信号供給方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5349178A JPS54144827A (en) | 1978-05-04 | 1978-05-04 | Address signal supply system for memory circuit |
| US06/035,237 US4417318A (en) | 1978-05-04 | 1979-05-02 | Arrangement for control of the operation of a random access memory in a data processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5349178A JPS54144827A (en) | 1978-05-04 | 1978-05-04 | Address signal supply system for memory circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54144827A JPS54144827A (en) | 1979-11-12 |
| JPS6161116B2 true JPS6161116B2 (ja) | 1986-12-24 |
Family
ID=12944302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5349178A Granted JPS54144827A (en) | 1978-05-04 | 1978-05-04 | Address signal supply system for memory circuit |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4417318A (ja) |
| JP (1) | JPS54144827A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4594587A (en) * | 1983-08-30 | 1986-06-10 | Zenith Electronics Corporation | Character oriented RAM mapping system and method therefor |
| US5211670A (en) * | 1984-04-23 | 1993-05-18 | Nippondenso Co. Ltd. | Armatures and method for manufacturing such armatures |
| JPS61223785A (ja) * | 1985-03-28 | 1986-10-04 | 株式会社東芝 | 画像メモリ制御装置 |
| US4860246A (en) * | 1985-08-07 | 1989-08-22 | Seiko Epson Corporation | Emulation device for driving a LCD with a CRT display |
| US5179692A (en) * | 1985-08-07 | 1993-01-12 | Seiko Epson Corporation | Emulation device for driving a LCD with signals formatted for a CRT display |
| US4924427A (en) * | 1985-11-15 | 1990-05-08 | Unisys Corporation | Direct memory access controller with direct memory to memory transfers |
| FR2674361B1 (fr) * | 1991-03-19 | 1995-11-24 | Jaeger | Circuit electronique pour la commande d'un ecran graphique, notamment d'un ecran a cristaux liquides |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4028675A (en) * | 1973-05-14 | 1977-06-07 | Hewlett-Packard Company | Method and apparatus for refreshing semiconductor memories in multi-port and multi-module memory system |
| US3971000A (en) * | 1974-06-20 | 1976-07-20 | The Foxboro Company | Computer-directed process control system with interactive display functions |
| US4084154A (en) * | 1975-05-01 | 1978-04-11 | Burroughs Corporation | Charge coupled device memory system with burst mode |
-
1978
- 1978-05-04 JP JP5349178A patent/JPS54144827A/ja active Granted
-
1979
- 1979-05-02 US US06/035,237 patent/US4417318A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54144827A (en) | 1979-11-12 |
| US4417318A (en) | 1983-11-22 |
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