JPH0225187B2

JPH0225187B2 -

Info

Publication number: JPH0225187B2
Application number: JP54069898A
Authority: JP
Inventors: Toyotaro Nishihara; Shigeru Hirahata; Tetsuya Ikeda; Masutomi Oota; Teruhiro Takezawa; Kyoshi Hiramatsu
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1979-06-06
Filing date: 1979-06-06
Publication date: 1990-05-31
Also published as: JPS55163577A

Description

【発明の詳細な説明】

本発明はデジタル計算機等から供給された文字
図形情報を表示装置に画像表示する際、その表示
内容をスクロール表示することができる文字図形
表示装置に関するものである。さらに詳細には、
表示された画像のスクロールを表示メモリの部分
領域で可能にする文字図形表示装置に関する。近年LSI技術の急速な発展に伴い、コンピユー
タの中央演算処理回路（以下CPUと略記する）
を１個のLSIにより構成したマイクロコンピユー
タが出現し、従来の汎用デイジタルICシステム
はCPU中心のシステムに移行し始めている。こ
のようなシステムはCPUの他に、CPUの処理手
順（プログラム）を記憶している再生専用のメモ
リ回路（以下プログラムROMと称する）と、
CPUの処理中にデータを一時記憶したり、プロ
グラムROMの代りをする書き換え可能なメモリ
回路（以下データRAMと称する）と、入出力回
路とをおもな構成要素としている。第１図は、上述のマイクロコンピユータを用い
た画像表示装置の一例を示すブロツク図である。この図において、１はCPU、２はCPU１のク
ロツク信号を発出するクロツク発生回路、３はデ
ータRAM、４はプログラムROM、７は文字符
号情報を表示可能にする文字符号表示回路、８は
ブラウン管に代表される表示装置である。また、
１３はCPU１と各回路とのデータの授受を行な
う信号路、すなわちデータバスであり、１４は
CPU１が各回路にアドレス信号を供給する信号
路、すなわちアドレスバスであり、１６はクロツ
ク発生回路２から発生するクロツク信号を供給す
るクロツク信号路である。文字符号表示回路７
は、テレビジヨン信号の同期信号や表示用のアド
レス信号を発生する表示タイミングパルス発生回
路７１、アドレスバス１４と表示タイミングパル
ス発生回路７１からの表示タイミングパルス信号
路１５とをクロツク発生回路２からクロツク信号
路１６を経て供給されるクロツク信号によつて切
り換えるアドレス切換回路７２、表示画面と相対
位置関係を持ち文字符号情報を記憶するメモリ回
路（以下表示用RAMと称する）７３、この文字
符号情報に対応する文字符号パターンをあらかじ
め記憶している再生専用のメモリ回路（以下文字
パターン発生用ROMと称する）７４、および文
字パターン発生用ROM７４が発生する並列信号
を直列信号に変換する並列直列変換回路７５から
構成される。この文字符号表示回路７はCPU１
の出力回路に相当する。また、実際のキヤラクタ
デイスプレイ装置ではキーボードなどの入力回路
がデータバス１３、アドレスバス１４を介して接
続されるのが一般的であるが、本発明の本質とは
関係がないため省略している。第２図は、第１図に示すシステムの番地割付の
一例を示す図、第３図は表示器８の表示面を構成
する文字符号パターン情報の分割構成の一例を示
す図、第４図はおもな信号路のタイミング関係を
示す図である。初めに、第１図の回路で重要な働きをする
CPU１の動作について説明する。第１図におい
て、CPU１はいわゆるマイクロコンピユータの
中央演算処理回路である。CPU１は通常複数ビ
ツトの演算処理を同時に行えるが、ここでは説明
の便宜上８ビツト並列演算処理可能なCPUとし、
アドレスバス１４は16本の並列線路が出力されて
いるものとする。すなわちCPU１は０番地から
2¹⁶−１＝65535番地（16進数で表現するとFFFF
番地となり、表現上簡単となるため、以下番地表
現は16進数とする。）までの番地信号の出力が可
能となる。また、データバス１３は、８本の並列
線路であり、CPU１から各メモリ回路（プログ
ラムROM４、データRAM３、表示用RAM７
３）へ並列８ビツトの信号を送り出したり、また
逆に信号をCPU１へ取り込んだりする信号路で
ある。一般にマイクロコンピユータシステムでは、第
１図に示したようにCPU１と各回路とが同一の
アドレスバス１４および同一のデータバス１３で
結合されている。このため、各回路を分離するた
めに、各回路ごとに異なつた番地が割り付けられ
ている。この番地の割付の一例を示したものが第
２図である。第２図において、プログラムROM
４には（FOOO）₁₆番地から（FFFF）₁₆番地まで
の計4096番地が割り付けられ、データRAM３に
は（OOOO）₁₆番地から（OFFF）₁₆番地までの計
4096番地が割り付けられ、さらに表示用RAM７
３には（8000）₁₆番地から（87FF）₁₆番地までの計
2048番地が割り付けられている。マイクロコンピユータも通常の電子計算機と同
様にプログラム蓄積方式であるため、プログラム
ROM４には第１図のシステムを動作させるため
の処理手順（プログラム）が記憶されている。プ
ログラムROM４には、第２図で示す様に
（FOOO）₁₆番地から（FFFF）₁₆番地までの4096番
地を占め、CPU１のアドレスバス１４の番地情
報によつて、記憶内容がデータバス１３に読み出
される。この記憶内容はCPU１により取り込ま
れ、命令として解読され、このシステムを動作さ
せる。すなわち、CPU１の内部には通常プログ
ラム計数器が設けられており、この計数器の示す
値が実行中の命令の入つているプログラムROM
４の番地を定める。次にアドレスバス１４に、こ
の番地情報が出力され、プログラムROM４のそ
の番地に記憶されていたデータがデータバス１３
を経てCPUに取り込まれる。CPU１はこのデー
タを命令として解読し、データRAM３や表示用
RAM７３の記憶内容を変更したり、他の入出力
回路とデータを授受してシステム全体を動作させ
る。動作時におけるクロツク信号とアドレス信
号、データ信号のタイミング関係を第４図に示
す。第４図ａは信号路１６によつてCPU１に供
給されるクロツク信号、第４図ｂは信号路１４を
通るアドレス信号、第４図ｃは信号路１３を通る
データ信号を示す。アドレス信号はCPU１から
一方向に出力されるため、クロツク信号の立ち下
がりから一定時間遅れてT₁期間内で番地が更進
するが、データ信号は双方向の信号のため、おも
にT₂期間にのみ出力され、出力信号同士がデー
タバス１３上で競合するのを防ぐ動作となつてい
る。以上がCPU１の一般的動作の説明である。次
にCPU１に取り込まれた文字符号情報を表示装
置８に表示する文字符号表示回路７について説明
する。この回路は、既にサイクルスチールデイス
プレイ方式として知られている公知の回路であ
る。この方式の特徴は、CPU１が表示用RAM７
３をアクセスするのに特殊な処理を必要とせず、
かつ文字符号の表示を安定に行ない得ることであ
る。すなわち、第４図に示すように、CPU１か
ら発せられるデータ信号がクロツク信号のT₂期
間のみで授受される事に着目し、T₁期間では、
CPU１の表示用RAM７３とアドレス切換回路７
２で切り離し、表示タイミングパルス発生回路７
１からの表示用アドレス信号をアドレス切換回路
７２を経て表示用RAM７３に供給し、そこに記
憶されている文字符号情報を読み出す方式であ
る。この時表示用RAM７３に供給される複合さ
れたアドレス信号の様子を第４図ｄに示す。読み
出された文字符号情報は、他のデイスプレイ方式
と同様に、あらかじめ文字符号パターンを記憶し
た文字符号パターン発生用ROM７４に供給され
る。さらに表示タイミングパルス発生回路７１か
らの表示用アドレス信号も、同時に文字符号パタ
ーン発生用ROM７４に供給され、文字符号パタ
ーン情報を読み出す。読み出された文字符号パタ
ーン情報は、並列直列変換回路７５に供給され、
表示装置８に入力可能な信号に変換されて、並列
直列変換回路７５から出力される。第３図に、このようにして表示装置８に表示さ
れる画像の一例を示すが、この表示装置８では横
方向に64個、縦方向に20個、計1280個の文字符号
パターン情報が表示できる。ここで表示される文
字符号パターン情報は、第２図で（8000）₁₆番地
から（84FF）₁₆番地の計1280番地を持つ表示用
RAM７３の表示用メモリ部分に記憶された文字
符号情報と１対１の対応を持つよう構成される。
すなわち、仮に第３図の１，１の場所が
（8000）₁₆番地に対応するとすれば、第３図の１，
１の位置で（8000）₁₆番地を読み出すように表示
タイミングパルス発生回路７１が表示アドレス信
号を表示用RAM７３に供給する。以上が文字符
号表示回路のあらましである。このような文字符
号表示回路７を用いて、表示された文字符号パタ
ーン情報を下から上に順にせりあげる、いわゆる
スクロール表示を行なう場合、せりあげる文字数
の２倍に相当する回数分だけCPU１が表示用
RAM７３をアクセスしなければならず、高速に
スクロールできないという問題を持つていた。こ
のような問題を回避し、高速にスクロール可能な
表示回路について、次に説明する。第５図は、縦スクロール表示が可能な画像表示
装置の従来例を示すブロツク図である。この従来
例では新しくデータラツチ回路７７とスクロール
カウンタ回路７６とが追加され、これにより表示
タイミングパルス発生回路７１から出力される表
示用アドレス信号がスクロール用アドレス信号に
変換される。第５図において、第１図と同一の回
路には同一符号を記してある。また、第６図は、
第５図の動作を説明するためのスクロール表示時
の番地設定例を示している。以下、第５図の概略
動作を述べる。第５図において、表示メモリ７３に割りあてら
れたアドレスは、CPU１から見ると（8000）₁₆番
地から（87FF）₁₆番地の間に存在するが、表示タ
イミングパルス発生回路７１から見た場合第３図
に示すように1280個のアドレスが区別できれば良
いため、最低11ビツトのアドレス情報が発生でき
れば良いこととなる。そこで、以下、CPU１か
ら見た時の番地表現は16進数の４桁表現で、表示
タイミングパルス発生回路７１からの番地情報や
データラツチ回路７７の設定データなど表示にか
かわる時の番地表現は16進数の３桁表現で示すこ
ととする。データラツチ回路７７は、CPU１に
よつて表示画面の先頭行の最初の番地が設定され
る。例えば第６図に示すようにスクロールを行な
わない初期状態には０が、１行スクロール上昇時
には64が、２行スクロール上昇時には128という
様に、スクロール行数に対応した番地が設定され
る。この設定された番地は、画面が表示される以
前にスクロールカウンタ回路７６にプリセツトさ
れ、以下表示画面に従つて、表示タイミングパル
ス発生回路７１からの信号によつてスクロールカ
ウンタ回路７６のカウントを１つずつ増加する。
同時に、スクロールカウンタ回路７６の出力信号
は、表示用アドレス信号として、アドレス切換回
路７２に供給され、第１図の場合と同様にして表
示用RAM７３に記憶されている文字符号情報が
表示される。この場合、新しい行は最下行となる
ため第２図で示した（8500）₁₆番地から（87FF）₁₆
番地までのスクロールRAM番地の内容も画面に
表示されることとなる。また、スクロールカウン
タ回路７６は、（7FF）₁₆番地（＝211番地）まで
カウントする構成とし、表示されるRAM番地の
上位アドレス５ビツトを無視して、（7FF）₁₆番地
の次は０番地となるよう構成される。したがつ
て、表示される文字符号パターン情報は、第２図
の（8000）₁₆番地から（87FF）₁₆番地の計2048番地
のうち、データラツチ回路７７で指定される番地
から1280番地（横64、縦20）分に記憶された文字
符号情報と、相対的に１対１の関係を持つて構成
される。また、データラツチ回路７７に設定する
データは、１行スクロールするこどに64文字ずつ
ずれるため、32行スクロールしないと、初期状態
にはもどらない構成となつている。以上述べた従来のスクロール表示では画面全体
のスクロールを行うことはできるが、画面の上か
ら15行分だけ、あるいは画面の下から10行分だけ
スクロールを行なうというような表示画面の部分
的スクロールを行うことができない欠点がある。本発明の目的は上記従来技術の欠点をなくし、
表示画面の先頭アドレスを任意に設定し、かつス
クロールを表示用RAMの部分領域で高速に行う
ことができる文字図形表示装置を提供するにあ
る。上記目的を達成するため、本発明では、文字
図形情報が記憶されるメモリ手段と；上記メモリ
手段から読み出される文字図形情報に対応した文
字図形パターンを表示画面に表示する表示手段
と；第１の値から増加または減少の一方の方向に
変化して第２の値に達すると再び上記第１の値に
もどる計数値を順次発生する計数手段と；表示画
面の先頭アドレスに対応するデータが複数種類設
定されるスタートデータ設定手段７７と；表示画
面中の表示アドレスが不連続となる位置を判定す
る判定手段と；上記判定手段によつて判定された
位置の新たな先頭アドレスに対応するデータが設
定される第２スタートデータ設定手段と：上記計
数手段の出力と上記スタートデータ設定手段の出
力と上記第２スタートデータ設定手段の出力とか
ら上記メモリ手段の読み出しアドレスを演算し上
記メモリ手段に供給するアドレス演算手段と；上
記アドレス演算手段から出力される読み出しアド
レスが上記メモリ手段の部分領域となるように上
記スタートデータ設定手段と上記第２スタートデ
ータ設定手段を制御する制御手段１とを備える。上記構成によつて、メモリ手段からの読み出し
アドレスを部分領域でループ構成とすることがで
き、これによつて表示画面の先頭アドレスがどこ
で割り当てられても、データ設定回路へのデータ
設定のみでメモリ手段の部分領域を用いて高速に
スクロール可能となる。さらに、上記目的は、上記判定手段が、上記メ
モリ手段の部分領域の終了アドレス位置を判定す
るメモリアドレス判定手段と、上記表示画面の位
置を判定する位置判定手段から構成され、かつ、
上記第２スタートデータ設定手段が上記メモリア
ドレス判定手段と上記位置判定手段の出力に応じ
た複数のデータを設定するデータ設定回路を有す
ることによつてより高い自由度を達成できる。す
なわち、表示画面の先頭アドレスと、スクロール
する領域の先頭アドレスを独立に設定できる。さ
らに、スクロールする領域に割り当てられた読み
出しアドレスをループ構成とすることができ、こ
れによつて、表示画面の先頭アドレスと、スクロ
ールする領域の先頭アドレスがどこに割り当てら
れても、データ設定回路へのデータ設定のみで、
メモリ手段の部分領域で高速に部分的なスクロー
ルが可能となる。以下、本発明を第７図〜第９図と共に詳細に説
明する。第７図は本発明による文字図形表示装置
の一実施例を示すブロツク図で、第１図，第５図
と同一回路部分には同一符号を用いている。図に
おいて、７８，７９，７Ａ，７Ｂはデータ設定回
路であり、CPU１で制御可能なようにデータラ
ツチ回路を用いている。また、７Ｃ，７Ｄは比較
回路であり、７Ｅ，７Ｆ，７Ｇはデータ設定回路
７７，７８，７９の出力信号と表示タイミングパ
ルス発生回路７１から供給される表示アドレス信
号とを加算する加算回路である。さらに、第８
図，第９図は、それぞれ第７図の動作を説明する
ための図でスクロール表示時の番地設定例を示し
ている。さて、第７図において、データ設定回路７７，
７８，７９，７Ａ，７Ｂは、第５図のデータラツ
チ回路７７同様に、自由な値を設定できる構成と
なつているが、まず第８図に示すような画面全体
をスクロールさせる場合を考え、次のような値が
設定されるとする。この場合には、データ設定回
路７８，７Ｂ、比較回路７Ｄ、および加算回路７
Ｆは特に必要としないため、データ設定回路７
８，７Ｂにはアドレス設定値として０が設定され
る。また、データ設定回路７７は画面に表示した
い表示用メモリの最初の番地、データ設定回路７
９は2ⁿの番地と表示用メモリの最終の番地とのず
れである（300）₁₆番地が設定され、データ設定回
路７Ａには表示用メモリの最終番地の次の
（500）₁₆番地がそれぞれ設定される。なお、デー
タ設定回路７７に設定されるデータはスクロール
の周期に応じて所定値ずつ増加又は減少する。第
１図の場合と同様に表示タイミングパルス発生回
路７１から供給される（000）₁₆番地から（4FF）₁₆
番地の表示アドレス信号は、加算回路７Ｅに供給
され、データ設定回路７７に設定された番地と加
算されて出力される。したがつて、加算回路７Ｅ
の出力信号は、データ設定回路７７に設定された
番地から順に増加する計数値となる。また、この
出力信号は、加算回路７Ｆに入力されるが、もう
一方の入力であるデータ設定回路７８の設定され
た番地が０であるため、加算回路７Ｆの出力信号
は加算回路７Ｅの出力信号に等しい。次に加算回
路７Ｆの出力信号は、次の加算回路７Ｇに供給さ
れると同時に比較回路７Ｃにも供給される。比較
回路７Ｃのもう一方の入力にはデータ設定回路７
Ａの設定値である（500）₁₆番地が供給されている
ため、加算回路７Ｆの出力信号の番地が（500）₁₆
番地以上となると、比較回路７Ｃの出力信号が得
られる。この出力信号のデータ設定回路７９に供
給されているとき、データ設定回路７９の設定デ
ータは加算回路７Ｇに供給され、加算回路７Ｆの
出力信号と加算される。比較回路７Ｃの出力信号
がデータ設定回路７９に供給されていないとき、
データ設定回路７９の設定データは加算回路７Ｇ
に供給されない。つまり、加算回路７Ｆの出力信
号の番地が（500）₁₆番地以上となると、加算回路
７Ｆの出力信号に（300）₁₆番地が加算され、
（800）₁₆番地（100000000000）となり、等価的に
０番地となる。したがつて、第６図では、表示画
面で（500）₁₆番地以上の所が、第８図のように０
番地に変換され、ちようど１画面分のメモリ容量
で輪をつくり、それをずらして表示するような構
成とすることができ、スクロールを行なつても表
示に必要なメモリ容量は、第３図の例の場合で64
×20＝（500）₁₆バイトに過ぎず、第５図の構成に
比べてスクロールメモリの容量分（300）₁₆バイト
も少なくてよい。さらにこの場合20行スクロール
すると、画面の番地関係が初期状態の時と一致す
るため、データ設定回路７７に設定するデータ値
はスクロールする行数の値をそのまま設定すれば
よく、データ値の計算はほとんど不要となる。と
いうのも、第７図の例の場合データ設定回路７７
に設定するデータ値は、Ｎを横１行に表示される
番地数とすると、０番地、Ｎ番地、2N番地、3N
番地となり、各行の先頭番地そのものなので、各
番地を２進表示すると、各行の先頭番地は以下の
ようになる。

【表】したがつて、この場合、２進表示の下位６ビツ
トは常に０となり、データ設定回路７７に設定す
る数値は上位５ビツトに相当する数値でよく、し
かもその値はスクロール行数の値と全く一致した
数値となり、設定データ値の計算は不要となる。また、以上の例では、表示用RAM番地の
（000）₁₆番地から（4FF）₁₆番地までを表示するも
のとして説明したが、別の番地を用いて画面全体
をスクロール表示させてもよい。たとえば、メモ
リの番地（300）₁₆番地から（7FF）₁₆番地までを表
示する場合を考えてみると、次の様になる。デー
タ設定回路７７には、上述の場合と同様に、スク
ロール量に応じて表示先頭番地に対応する
（000）₁₆番地から（4CO）₁₆番地が設定される。ま
た、データ設定回路７８には（300）₁₆番地を、デ
ータ設定回路７Ｂには（000）₁₆番地を設定する。
この時、比較回路７Ｄでは、表示タイミングパル
ス発生回路７１から供給される（000）₁₆番地から
（4FF）₁₆番地の表示アドレス信号と、データ設定
回路７Ｂの（000）₁₆番地とが比較されるため、常
に比較回路７Ｄの出力信号が得られる。そのた
め、データ設定回路７８に設定された（300）₁₆番
地は、常に加算回路７Ｆに出力される。加算回路
７Ｆのもう一方の入力には、加算回路７Ｅの出力
信号が供給されているため、結果的に加算回路７
Ｆの出力には、表示タイミングパルス発生回路７
１からの表示アドレス信号の示す番地と、データ
設定回路７８（300）₁₆番地と、データ設定回路７
７の表示先頭番地に対応する（000）₁₆番地から
（4CO）₁₆番地のいずれかひとつの番地とが加算さ
れた結果の番地が得られる。この番地の値は、最
小値が（300）₁₆番地、最大値が（4FF）₁₆＋
（300）₁₆＋（4CO）₁₆で（CBF）₁₆番地となる。次に、
データ設定回路７Ａには（800）₁₆番地を設定し、
データ設定回路７９には（300）₁₆番地を設定す
る。加算回路７Ｆの出力信号が（800）₁₆番地以上
になると、比較回路７Ｃからの比較出力によつて
データ設定回路７９の設定データが加算回路７Ｇ
に供給され、加算回路７Ｇの出力は下位11ビツト
だけで考えると（300）₁₆番地以上の番地に変換さ
れる。したがつて、加算回路７Ｇの出力には、表
示タイミングパルス発生回路７１からの表示アド
レス信号に対応して、データ設定回路７７の設定
値とデータ設定回路７８の設定値を加算した番地
が出力される。そして、加算回路７Ｇの出力が
（7FF）₁₆番地まで進むと、次は（300）₁₆番地とな
るような番地が出力される。このようにメモリの
（300）₁₆番地から（7FF）₁₆番地までをスクロール
表示することができる。また、この場合、加算回路７Ｆの出力信号が
（800）₁₆番地以上になつたことを、加算回路７Ｆ
の12ビツト目の出力信号を用いて検出することが
でき、12ビツト目の出力信号で直接データ設定回
路７９を制御できる。この時、データ設定回路７
Ａと比較回路７Ｃが不要となり回路を簡単化する
こともできる。次に第９図に示すような、画面の一部分におい
てスクロールを行う場合について説明する。この
場合には、データ設定回路７７には０が設定さ
れ、CPU１がデータ設定回路７８に設定するデ
ータがスクロールを支配することとなる。またデ
ータ設定回路７９には（380）₁₆番地が、データ設
定回路７Ａには（500）₁₆番地がそれぞれ設定さ
れ、データ設定回路７Ｂには第９図の場合３行目
に相当する（080）₁₆番地が設定される。第８図の
例と同様に、表示用アドレス信号は、加算回路７
Ｅに供給され、データ設定回路７７に設定された
番地と加算されて出力される。この場合、データ設定回路７７の設定データを
０としたため、加算回路７Ｅからは、表示タイミ
ングパルス発生回路７１から供給される表示アド
レス信号の示す（000）₁₆番地から（4FF）₁₆番地が
そのまま出力される。また、表示アドレス信号
は、同時に比較回路７Ｄによつて、データ設定回
路７Ｂに設定された３行目の先頭番地（080）₁₆番
地と比較されている。そのため、表示アドレス信
号が（080）₁₆番地以上の番地の時、すなわち表示
画面の３行目以降では、比較回路７Ｄの出力信号
によつて、データ設定回路７８は、その出力値を
出力するよう制御される。したがつて、表示画面
の３行目以降では加算回路７Ｆによつて、加算回
路７Ｅの出力信号にデータ設定回路７８の設定デ
ータが加算され、データ設定回路７８の設定値に
従つたスクロールが可能となる。さらに、データ
設定回路７Ａには（500）₁₆番地を設定しているた
め、比較回路７Ｃによつて加算回路７Ｆの出力が
（500）₁₆番地以上か否かが判断される。加算回路
７Ｆの出力が（500）₁₆番地以上となると、データ
設定回路７９に設定された（380）₁₆番地が加算回
路７Ｇによつて加算される。その結果、加算出力
には（880）₁₆番地以上の番地が得られ、加算出力
の下位11ビツトだけ考えると（080）₁₆番地以上の
番地に変換される。したがつて、加算回路７Ｇの
出力は、表示画面の３行目以降において（080）₁₆
番地から（4FF）₁₆番地までをループ状に構成す
ることができる。さらに、データ設定回路７８に
（080）₁₆番地を設定すると、２行分だけ上にスク
ロールし、以下設定値にしたがつて次々と３行目
以降がスクロールし、（440）₁₆番地まで、すなわ
ち、17行分スクロールできる。17行分スクロール
した後に、もう１行スクロールすると、初期状態
と同じアドレス配置となるため、（440）₁₆番地の
次は再び０を設定することで18行分のスクロール
を行うこととなる。したがつて、この場合は、１
行目、２行目は固定表示となり、３行目から20行
目までがスクロール表示となる。第９図の場合、３行目以降をスクロールさせた
例を示したが、もちろん２行目までをスクロール
させて、３行目以降を固定するといつたデータの
設定も可能である。その場合には、一例として、
比較回路７Ｄから極性が反転した出力信号をデー
タ設定回路７８へ供給し、表示タイミングパルス
発生回路７１からの表示アドレス信号がデータ設
定回路７Ｂからの値より小さな時に、比較回路７
Ｄから出力信号を得るようにし、さらに、データ
設定回路７７には（280）₁₆番地を設定し、データ
設定回路７Ｂには３行目に相当する（080）₁₆番地
を設定する。データ設定回路７８にはスクロール
する行数に応じて１行目および２行目のみ加算回
路７Ｆに出力される（500）₁₆番地を、データ設定
回路７Ａには（800）₁₆番地を、データ設定回路７
９には（780）₁₆番地をそれぞれ設定する。する
と、１行目と２行目とに、表示タイミングパルス
発生回路７１からの表示アドレス信号の（000）₁₆
番地とデータ設定回路７７の（280）₁₆番地とデー
タ設定回路７８の（500）₁₆番地とを加算した先頭
番地（780）₁₆番地から、（7FF）₁₆番地までが割り
当てられる。また３行目以降には、データ設定回
路７８の（500）₁₆番地が出力されず、表示タイミ
ングパルス発生回路７１からの表示アドレス信号
の３行目の番地である（080）₁₆番地とデータ設定
回路７７の（280）₁₆番地とを加算した先頭番地
（300）₁₆番地から、（77F）₁₆番地までが割り当てら
れることとなる。この場合、データ設定回路７８
に設定するデータが１行目と２行目のスクロール
行数を決定する。また、３行目に限らず、任意の行で、部分スク
ロールの初めの行、または終りの行に設定するこ
とは、CPU１がデータ設定回路７７，７８，７
９，７Ａ，７Ｂの設定値を変化させることにより
実現可能である。また、第７図のデータ設定回路７９，７Ａ，７
Ｂは、全てCPU１からその値を設定できるよう
にする必要がないのは、第８図，第９図の例から
も明らかである。従つて、スクロールを支配する
データ設定回路以外は固定数値を設定するデータ
設定回路でも十分その目的をはたす。以上述べたいくつかの例は、すべてのキヤラク
タデイスプレイ装置で説明したが、文字パターン
発生用ROM７４が無く、表示用RAM７３と並
列直列変換回路が直接接続されるようなパターン
デイスプレイ装置においても本発明を適用するこ
とができる。このように、上記実施例では、表示画面の一部
分だけにおいて、スクロール表示を行うことがで
きる。また、従来必要とされた2ⁿ番地の表示用
RAMの容量を、表示する文字符号パターンの数
と等しい容量とすることができ、たとえば64×20
パターンの場合には従来2048バイト必要だつた
RAM容量が1280バイトとなり、表示回路を安価
に構成できる。さらに、スクロール行数が画面に
表示可能な行数と一致するため、スクロールを処
理するプログラム容量が少なくなり、これも安価
となる。さらに、プログラム容量が少なくなつた
事から、それにかかる処理時間も短くてよく、高
速なスクロール動作も可能となるという利点もあ
る。以上述べたように、本発明によれば、表示画
面の先頭アドレスを任意に設定し、かつスクロー
ルを表示RAMの部分領域を用いて高速に行うこ
とができる新しい機能を持つた文字図形表示装置
を提供可能である。

【図面の簡単な説明】

第１図は従来の文字符号表示装置を示すブロツ
ク図、第２図は第１図に示す文字符号表示装置の
番地割付の一例を示す番地割付図、第３図は表示
画像を示す図、第４図は第１図に示す文字符号表
示装置の主要信号のタイミング関係を示すタイミ
ングチヤート、第５図はスクロール表示を行うこ
とができる従来の文字符号表示装置を示すブロツ
ク図、第６図はスクロール表示時における表示画
像位置とメモリ番地との対応関係を示す番地状態
図、第７図は本発明による文字図形表示装置の一
実施例を示すブロツク図、第８図は全画面スクロ
ール表示時の表示画像位置とメモリ番地との対応
関係を示す番地状態図、第９図は部分的スクロー
ル表示時の表示画像位置とメモリ番地との対応関
係を示す番地状態図である。１…中央演算処理回路、７…文字符号表示回
路、７１…表示タイミングパルス発生回路、７３
…表示用RAM、７７，７８，７９，７Ａ，７Ｂ
…データ設定回路、７Ｃ，７Ｄ…比較回路、７
Ｆ，７Ｇ…加算回路。

Claims

【特許請求の範囲】１文字図形情報が記憶されるメモリ手段と；上
記メモリ手段から読み出される文字図形情報に対
応した文字図形パターンを表示画面上に表示する
表示手段と；第１の値から増加または減少の一方
の方向に変化して第２の値に達すると再び上記第
１の値にもどる計数値を順次発生する計数手段
と；表示画面上に表示される文字図形パターンの
先頭アドレスに対応するデータが複数種類設定可
能な第１のスタートデータ設定手段７７と；表示
画面上に表示される文字図形パターンの表示アド
レスが不連続となる位置を判定する判定手段７
Ｂ，７Ｄ，７Ａ，７Ｃと；上記判定手段によつて
判定された位置の新たな先頭アドレスに対応する
データが設定される第２のスタートデータ設定手
段７８，７９と；上記計数手段の出力信号と上記
第１のスタートデータ設定手段の出力データと上
記第２のスタートデータ設定手段の出力データと
から上記メモリ手段の読み出しアドレスを演算し
上記メモリ手段に供給するアドレス演算手段７
Ｅ，７Ｆ，７Ｇと；上記アドレス演算手段から出
力される読み出しアドレスが上記メモリ手段の部
分領域となるように上記第１のスタートデータ設
定手段と上記第２のスタートデータ設定手段を制
御する制御手段１とを備えていることを特徴とす
る文字図形表示装置。２上記アドレス演算手段は、上記計数手段の計
数値と上記第１のスタートデータ設定手段７７の
出力データから第１の読みだしアドレスを発生す
る第１のアドレス演算手段７Ｅと、上記第１のア
ドレス演算手段と上記第２のスタートデータ設定
手段７９の出力データから、上記メモリ手段の読
みだしアドレスを発生する第２のアドレス演算手
段７Ｇとから構成され、上記判定手段は、上記第
１のアドレス演算手段から出力される第１の読み
だしアドレスを判定するアドレスの判定手段７
Ａ，７Ｃであることを特徴とする特許請求の範囲
第１項に記載の文字図形表示装置。３上記判定手段は、上記表示画面の任意位置を
設定する位置設定手段７Ｂと；上記位置設定手段
の出力と上記計数手段の出力とを比較する比較手
段７Ｄとで構成される位置の判定手段であること
を特徴とする特許請求の範囲第１項に記載の文字
図形表示装置。４上記判定手段が、上記メモリ手段の部分領域
の終了アドレス位置を判定するアドレスの判定手
段７Ａ，７Ｃと、上記表示画面の位置を判定する
位置の判定手段７Ｂ，７Ｄからなり、かつ、上記
第２のスタートデータ設定手段が、上記アドレス
の判定手段と上記位置の判定手段の出力データに
応じたデータを設定するデータ設定回路７９，７
８からなることを特徴とする特許請求の範囲第１
項に記載の文字図形表示装置。