JPS6161200B2 - - Google Patents
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- JPS6161200B2 JPS6161200B2 JP54006931A JP693179A JPS6161200B2 JP S6161200 B2 JPS6161200 B2 JP S6161200B2 JP 54006931 A JP54006931 A JP 54006931A JP 693179 A JP693179 A JP 693179A JP S6161200 B2 JPS6161200 B2 JP S6161200B2
- Authority
- JP
- Japan
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- node
- level
- clock
- gate
- output
- Prior art date
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- Expired
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体素子によつて構成された回路に
関し、特に絶縁ゲート型電界効果トランジスタを
用いた集積回路に関するものである。
関し、特に絶縁ゲート型電界効果トランジスタを
用いた集積回路に関するものである。
以下の説明はすべて絶縁ゲート型電界効果トラ
ンジスタのうち代表的なMOSトランジスタ（以
下MOSTと称す）を用い、かつＮチヤンネル
MOSTで行ない、高レベルが論理“１”レベル
であり、低レベルが論理“０”レベルである。し
かし回路的にはＰチヤネルMOSTでも、本質的
に同様である。
ンジスタのうち代表的なMOSトランジスタ（以
下MOSTと称す）を用い、かつＮチヤンネル
MOSTで行ない、高レベルが論理“１”レベル
であり、低レベルが論理“０”レベルである。し
かし回路的にはＰチヤネルMOSTでも、本質的
に同様である。
MOSダイナミツクランダムアクセスメモリ
（以下MOS RAMと称す）集積回路の外部入力ク
ロツクは周辺装置とのインタフエースを容易にす
るため全てTTLレベルになつてきている。この
場合外部入力クロツクを受けてMOSレベルの内
部クロツクタイミングに変換するインバータがま
ず必要になる。以下図面を参照して説明する。従
来、第１図に示す形のインバータが殆んどの場合
用いられている。TTLレベルの外部クロツク入
力TTLが高レベルのときMOST Ｑ３は導通
し、MOST Ｑ３の電流能力はMOST Ｑ２より
充分大きく採ることにより節点２即ち出力φは
MOST Ｑ２とMOST Ｑ３の電流能力の比によ
り決まる低レベルにある。節点１はMOST Ｑ１
により（ＶDD―閾値電圧）レベルに充電される。
TTLが高レベルから低レベルに移行すると、
MOST Ｑ３が非導通になり、MOST Ｑ２を通
して出力φが上昇し始め、ブートストラツプコン
デンサＣ１Ｆにより節点１のレベルが持ち上げら
れ、 ＶDD−閾値電圧＋Ｃ１Ｆ／Ｃ１＋Ｃ１Ｆ×V2 に達する。ここでＣ１は節点１の容量であり、
V2は節点２即ち出力φの電圧である。MOST Q2
は非飽和領域に駆動されて、出力φはＶDDレベル
まで上昇する。TTLが低レベルの間は活性動作
期間に対応し、出力φの上昇を受けてMOS
RAMの読み出し、或いは書き込み動作などが行
なわれる。従つて出力φの立ち上り如何は、動作
の性能即ち速度に大きく影響しMOST Ｑ２の電
流能力対節点２即ち出力φの負荷容量の比をでき
るだけ大きく採ることが要求される。MOST Ｑ
２の電流能力は通常TTLが高レベルの期間での
ＶDD電源電流の規格（スタンドバイ電流）からく
る制約により、上限が課せられるため、出力φの
負荷容量をできるだけ小さく抑えるようにしなけ
ればならない。出力φの負荷容量はMOST Ｑ２
及びＱ３のドレイン．ソース拡散容量及び出力φ
が接続されるMOSTの容量から成るが、MOST
Ｑ３はMOST Ｑ２より充分大きい電流能力が要
求されるため、通常寸法が大きくなりMOST Ｑ
３のドレイン拡散容量の出力φの負荷容量に占め
る比率が最も高くなるのが普通である。この点に
注目して、出力φの立ち上りを改善することをね
らい、第２図に示す回路が提案されている。TT
Ｌが高レベルの間節点（ＶDD−閾値電圧）、節点２
及び節点３はMOST Ｑ４及びMOST Ｑ３から
成る直列接続されたMOSTの電流能力をMOST
Ｑ２より充分大きく採ることにより決まる低レベ
ル、節点４はMOST Ｑ６が非導通であるため
MOST Ｑ５により（ＶDD−閾値電圧）レベルに
ある。
（以下MOS RAMと称す）集積回路の外部入力ク
ロツクは周辺装置とのインタフエースを容易にす
るため全てTTLレベルになつてきている。この
場合外部入力クロツクを受けてMOSレベルの内
部クロツクタイミングに変換するインバータがま
ず必要になる。以下図面を参照して説明する。従
来、第１図に示す形のインバータが殆んどの場合
用いられている。TTLレベルの外部クロツク入
力TTLが高レベルのときMOST Ｑ３は導通
し、MOST Ｑ３の電流能力はMOST Ｑ２より
充分大きく採ることにより節点２即ち出力φは
MOST Ｑ２とMOST Ｑ３の電流能力の比によ
り決まる低レベルにある。節点１はMOST Ｑ１
により（ＶDD―閾値電圧）レベルに充電される。
TTLが高レベルから低レベルに移行すると、
MOST Ｑ３が非導通になり、MOST Ｑ２を通
して出力φが上昇し始め、ブートストラツプコン
デンサＣ１Ｆにより節点１のレベルが持ち上げら
れ、 ＶDD−閾値電圧＋Ｃ１Ｆ／Ｃ１＋Ｃ１Ｆ×V2 に達する。ここでＣ１は節点１の容量であり、
V2は節点２即ち出力φの電圧である。MOST Q2
は非飽和領域に駆動されて、出力φはＶDDレベル
まで上昇する。TTLが低レベルの間は活性動作
期間に対応し、出力φの上昇を受けてMOS
RAMの読み出し、或いは書き込み動作などが行
なわれる。従つて出力φの立ち上り如何は、動作
の性能即ち速度に大きく影響しMOST Ｑ２の電
流能力対節点２即ち出力φの負荷容量の比をでき
るだけ大きく採ることが要求される。MOST Ｑ
２の電流能力は通常TTLが高レベルの期間での
ＶDD電源電流の規格（スタンドバイ電流）からく
る制約により、上限が課せられるため、出力φの
負荷容量をできるだけ小さく抑えるようにしなけ
ればならない。出力φの負荷容量はMOST Ｑ２
及びＱ３のドレイン．ソース拡散容量及び出力φ
が接続されるMOSTの容量から成るが、MOST
Ｑ３はMOST Ｑ２より充分大きい電流能力が要
求されるため、通常寸法が大きくなりMOST Ｑ
３のドレイン拡散容量の出力φの負荷容量に占め
る比率が最も高くなるのが普通である。この点に
注目して、出力φの立ち上りを改善することをね
らい、第２図に示す回路が提案されている。TT
Ｌが高レベルの間節点（ＶDD−閾値電圧）、節点２
及び節点３はMOST Ｑ４及びMOST Ｑ３から
成る直列接続されたMOSTの電流能力をMOST
Ｑ２より充分大きく採ることにより決まる低レベ
ル、節点４はMOST Ｑ６が非導通であるため
MOST Ｑ５により（ＶDD−閾値電圧）レベルに
ある。
TTLが高レベルから低レベルに移行し、活性
期間に入るとMOST Ｑ３は非導通になりMOST
Ｑ２を通して節点２即ち出力φが上昇し始める
が、MOST Ｑ４も導通しており、節点２に追随
して節点３が上昇する。MOST Ｑ６の電流能力
をMOST Ｑ５より充分大きく採ることにより、
節点３の上昇を受けて、節点４は（ＶDD−閾値電
圧）レベルからMOST Ｑ５及びＱ６の電流能力
の比により決まる低レベルに移行する。従つて、
出力φの上昇する途中からMOST Ｑ４は非導通
になり、出力φからは節点３の容量が見えなくな
る。TTLが高レベルの期間、MOST Ｑ４のゲ
ートは（ＶDD−閾値電圧）レベルでTTLよりず
つと高いレベルにあるため、出力φを低レベルに
維持するために必要なMOST Ｑ４の寸法は
MOST Ｑ３より十分小さくできる。そこで
MOST Ｑ４が非導通になつてから出力φの立ち
上りはMOST Ｑ４のドレイン拡散容量が小さく
負荷容量が軽くなるため高速となる。即ち、出力
φの立ち上り波形は第３図に示すようになり、
MOST Ｑ４が導通している間はMOST Ｑ２か
らは出力φに加え、節点３の容量が見えるため、
第１図と比べ負担は変わらないが、非導通になつ
てからは出力φだけの負荷容量となり、軽くなる
分速められる。第２図の節点２の容量は第１図の
節点２のそれよりかなり小さくできることが利用
されているが第２図の回路はTTLの低レベルの
期間MOST Ｑ５及びＱ６のパスに直流電流を消
費するという欠点を有する。更にMOST Ｑ６の
電流能力がMOST Ｑ５より充分大きくなけれ
ば、節点３の上昇を受けて節点４のレベルが低下
する速度が遅れ、MOST Ｑ４が非導通になるの
が遅れてしまう。即ち、出力φの立ち上りには
MOST Ｑ５及びＱ６の電流能力の採り方如何が
大きく影響する。
期間に入るとMOST Ｑ３は非導通になりMOST
Ｑ２を通して節点２即ち出力φが上昇し始める
が、MOST Ｑ４も導通しており、節点２に追随
して節点３が上昇する。MOST Ｑ６の電流能力
をMOST Ｑ５より充分大きく採ることにより、
節点３の上昇を受けて、節点４は（ＶDD−閾値電
圧）レベルからMOST Ｑ５及びＱ６の電流能力
の比により決まる低レベルに移行する。従つて、
出力φの上昇する途中からMOST Ｑ４は非導通
になり、出力φからは節点３の容量が見えなくな
る。TTLが高レベルの期間、MOST Ｑ４のゲ
ートは（ＶDD−閾値電圧）レベルでTTLよりず
つと高いレベルにあるため、出力φを低レベルに
維持するために必要なMOST Ｑ４の寸法は
MOST Ｑ３より十分小さくできる。そこで
MOST Ｑ４が非導通になつてから出力φの立ち
上りはMOST Ｑ４のドレイン拡散容量が小さく
負荷容量が軽くなるため高速となる。即ち、出力
φの立ち上り波形は第３図に示すようになり、
MOST Ｑ４が導通している間はMOST Ｑ２か
らは出力φに加え、節点３の容量が見えるため、
第１図と比べ負担は変わらないが、非導通になつ
てからは出力φだけの負荷容量となり、軽くなる
分速められる。第２図の節点２の容量は第１図の
節点２のそれよりかなり小さくできることが利用
されているが第２図の回路はTTLの低レベルの
期間MOST Ｑ５及びＱ６のパスに直流電流を消
費するという欠点を有する。更にMOST Ｑ６の
電流能力がMOST Ｑ５より充分大きくなけれ
ば、節点３の上昇を受けて節点４のレベルが低下
する速度が遅れ、MOST Ｑ４が非導通になるの
が遅れてしまう。即ち、出力φの立ち上りには
MOST Ｑ５及びＱ６の電流能力の採り方如何が
大きく影響する。
本発明の目的はこれらの欠点を解消し、TTL
レベルの外部クロツク入力を受け、MOSレベル
出力に変換するインバータにおいて出力が上昇し
始めると、直ちに出力負荷が小さく見えるように
し、その後の出力の上昇が速くできると共にこれ
を可能にする回路において直流電流の消費がなく
MOSTの寸法も制約なく小さくできるという半
導体回路を提供することにある。
レベルの外部クロツク入力を受け、MOSレベル
出力に変換するインバータにおいて出力が上昇し
始めると、直ちに出力負荷が小さく見えるように
し、その後の出力の上昇が速くできると共にこれ
を可能にする回路において直流電流の消費がなく
MOSTの寸法も制約なく小さくできるという半
導体回路を提供することにある。
本発明による半導体回路は、一端が第１の電源
端子、他端が第１節点に接続される負荷素子と、
ドレインが第１節点、ゲートが第２節点、ソース
が第３節点に接続される第１の絶縁ゲート型電界
効果トランジスタ（以下IGFETと称す）と、ド
レンが第３節点、ゲートがTTLレベル入力の第
１クロツク・ソースが第２の電源端子に接続され
る第２のIGFETとドレインが第１の電源端子、
ゲートが前記第１クロツクと逆相である第２クロ
ツク・ソースが第２節点に接続される第３の
IGFETと、ドレインが第２節点、ゲートが第４
節点、ソースが第２の電源端子に接続される第４
のIGFETと第１節点と第４節点の間に接続さ
れ、前記第２クロツクにより制御される第１のイ
ンピーダンス切換手段から構成されることを特徴
とする。
端子、他端が第１節点に接続される負荷素子と、
ドレインが第１節点、ゲートが第２節点、ソース
が第３節点に接続される第１の絶縁ゲート型電界
効果トランジスタ（以下IGFETと称す）と、ド
レンが第３節点、ゲートがTTLレベル入力の第
１クロツク・ソースが第２の電源端子に接続され
る第２のIGFETとドレインが第１の電源端子、
ゲートが前記第１クロツクと逆相である第２クロ
ツク・ソースが第２節点に接続される第３の
IGFETと、ドレインが第２節点、ゲートが第４
節点、ソースが第２の電源端子に接続される第４
のIGFETと第１節点と第４節点の間に接続さ
れ、前記第２クロツクにより制御される第１のイ
ンピーダンス切換手段から構成されることを特徴
とする。
本発明の回路構成図を第４図に動作波形図を第
５図に示す。TTLを受けて発生するMOSレベル
変換出力φSを上昇させるMOST Ｑ２とTTLが
ゲートに入るMOST Ｑ３の間にMOST Ｑ４が
入るのは第２図と同様であるがMOST Ｑ４のゲ
ートレベルのコントロールが異なり、第４図では
MOST Ｑ５〜Ｑ８により行なつている。φEは
TTLを受け、φSより充分遅れて発生し、TTL
が低レベルの間、即ち活性期間、高レベルを維持
する活性化タイミングである。TTLが高レベル
のとき、節点１は（ＶDD−閾値電圧）、節点２及
び節点３はMOST Ｑ４及びMOST Ｑ３から成
る直列接続されたMOSTの電流能力をMOST Ｑ
２より充分大きく採ることにより決まる低レベル
にある。節点４は前の活性期間においてφEによ
り（ＶDD−閾値電圧）レベルに充電され、TTL
が高レベルのリセツト期間ではφEは低レベルに
ありMOST Ｑ５は非導通になるが、節点４のレ
ベルはそのままダイナミツクに維持される。E
はφEと丁度逆相のクロツクでありTTLが高レベ
ルのときはＶDDレベルにあつて、MOST Ｑ７は
導通し、節点５は節点２と等しい低レベルとな
り、MOST Ｑ６は非導通になる。MOST Ｑ８
はゲートがφEで非導通である。TTLが高レベル
から低レベルに移行し、活性期間に入ると
MOST Ｑ３は非導通になり、MOST Ｑ２を通
して節点２、即ち出力φSが上昇し始める。
MOST Ｑ７を通して節点５がφSに追随して上
昇し、閾値電圧を越えるとMOST Ｑ６が導通し
て、節点４にダイナミツクに維持された充電電荷
が放電され、節点４は直ちに大地電位に至る。こ
の結果、MOST Ｑ４は非導通になり、節点３の
負荷容量は節点２から見えなくなる。MOST Ｑ
４のゲート、即ち節点４の高レベルは（ＶDD−閾
値電圧）で、MOST Ｑ３のゲート即ちTTLの
高レベルによりずつと高く、出力φSを低レベル
に維持するために必要なMOST Ｑ４の寸法は、
MOST Ｑ３より十分小さくできる。そこで
MOST Ｑ４が非導通になつてからの出力φSの
立ち上りはMOST Ｑ４のドレイン拡散容量が小
さく、負荷容量が軽くなるため高速となる。出力
φSを受けて、MOS RAMの動作に必要な活性化
タイミングがTTLの低レベルの期間に発生され
る。φSより充分遅れて発生する活性化タイミン
グφEを選ぶとφEの上昇によりMOST Ｑ５及び
Ｑ８が導通すると共にEが低レベルに移行して
MOST Ｑ７は非導通となる。この結果、節点５
は大地電位に移行し、MOST Ｑ６が非導通にな
り、節点４がMOST Ｑ５によりEの高レベル
をＶDDとして（ＶDD−閾値電圧）に充電される。
TTLが低レベルから高レベルに移行してリセツ
ト期間に入ると、MOST Ｑ３が導通し、既に導
通しているMOST Ｑ４と共に節点２即ち出力φ
S及び節点３を低レベルに移行させる。φEもφS
に次いでリセツトされ大地電位に移行し、
MOST Ｑ５及びＱ８が非導通になり、φEリセ
ツト後Eが上昇する。MOST Ｑ７が導通する
時点では、φSは既に低レベルにあり、節点５は
低レベルのままに保たれる。従つて節点４も（Ｖ
DD−閾値電圧）レベルのままでMOST Ｑ５が非
導通になるため、ダイナミツクにレベルが維持さ
れる状態となる。これに第４図の回路動作が説明
されたが出力φSの立ち上りの振舞いは、第２図
のそれと基本的には変わりないものの次に示す改
善が得られる。
５図に示す。TTLを受けて発生するMOSレベル
変換出力φSを上昇させるMOST Ｑ２とTTLが
ゲートに入るMOST Ｑ３の間にMOST Ｑ４が
入るのは第２図と同様であるがMOST Ｑ４のゲ
ートレベルのコントロールが異なり、第４図では
MOST Ｑ５〜Ｑ８により行なつている。φEは
TTLを受け、φSより充分遅れて発生し、TTL
が低レベルの間、即ち活性期間、高レベルを維持
する活性化タイミングである。TTLが高レベル
のとき、節点１は（ＶDD−閾値電圧）、節点２及
び節点３はMOST Ｑ４及びMOST Ｑ３から成
る直列接続されたMOSTの電流能力をMOST Ｑ
２より充分大きく採ることにより決まる低レベル
にある。節点４は前の活性期間においてφEによ
り（ＶDD−閾値電圧）レベルに充電され、TTL
が高レベルのリセツト期間ではφEは低レベルに
ありMOST Ｑ５は非導通になるが、節点４のレ
ベルはそのままダイナミツクに維持される。E
はφEと丁度逆相のクロツクでありTTLが高レベ
ルのときはＶDDレベルにあつて、MOST Ｑ７は
導通し、節点５は節点２と等しい低レベルとな
り、MOST Ｑ６は非導通になる。MOST Ｑ８
はゲートがφEで非導通である。TTLが高レベル
から低レベルに移行し、活性期間に入ると
MOST Ｑ３は非導通になり、MOST Ｑ２を通
して節点２、即ち出力φSが上昇し始める。
MOST Ｑ７を通して節点５がφSに追随して上
昇し、閾値電圧を越えるとMOST Ｑ６が導通し
て、節点４にダイナミツクに維持された充電電荷
が放電され、節点４は直ちに大地電位に至る。こ
の結果、MOST Ｑ４は非導通になり、節点３の
負荷容量は節点２から見えなくなる。MOST Ｑ
４のゲート、即ち節点４の高レベルは（ＶDD−閾
値電圧）で、MOST Ｑ３のゲート即ちTTLの
高レベルによりずつと高く、出力φSを低レベル
に維持するために必要なMOST Ｑ４の寸法は、
MOST Ｑ３より十分小さくできる。そこで
MOST Ｑ４が非導通になつてからの出力φSの
立ち上りはMOST Ｑ４のドレイン拡散容量が小
さく、負荷容量が軽くなるため高速となる。出力
φSを受けて、MOS RAMの動作に必要な活性化
タイミングがTTLの低レベルの期間に発生され
る。φSより充分遅れて発生する活性化タイミン
グφEを選ぶとφEの上昇によりMOST Ｑ５及び
Ｑ８が導通すると共にEが低レベルに移行して
MOST Ｑ７は非導通となる。この結果、節点５
は大地電位に移行し、MOST Ｑ６が非導通にな
り、節点４がMOST Ｑ５によりEの高レベル
をＶDDとして（ＶDD−閾値電圧）に充電される。
TTLが低レベルから高レベルに移行してリセツ
ト期間に入ると、MOST Ｑ３が導通し、既に導
通しているMOST Ｑ４と共に節点２即ち出力φ
S及び節点３を低レベルに移行させる。φEもφS
に次いでリセツトされ大地電位に移行し、
MOST Ｑ５及びＱ８が非導通になり、φEリセ
ツト後Eが上昇する。MOST Ｑ７が導通する
時点では、φSは既に低レベルにあり、節点５は
低レベルのままに保たれる。従つて節点４も（Ｖ
DD−閾値電圧）レベルのままでMOST Ｑ５が非
導通になるため、ダイナミツクにレベルが維持さ
れる状態となる。これに第４図の回路動作が説明
されたが出力φSの立ち上りの振舞いは、第２図
のそれと基本的には変わりないものの次に示す改
善が得られる。
(1) MOST Ｑ４のゲート・レベルをコントロー
ルするMOST Ｑ５〜Ｑ８は完全ダイナミツク
動作であり、直流電流の流れるパスは存在しな
い。
ルするMOST Ｑ５〜Ｑ８は完全ダイナミツク
動作であり、直流電流の流れるパスは存在しな
い。
(2) φSが上昇すると節点５がほゞ同時に上昇
し、閾値電圧を越えるとMOST Ｑ６により節
点４が直ちに放電される。即ちφSが閾値電圧
付近に上昇した時点でMOST Ｑ４は殆んど非
導通であり、節点２から節点３の負荷容量が見
えなくなる時刻が第２図より実効的に速めら
れ、結果としてφSの立ち上りが高速になる。
し、閾値電圧を越えるとMOST Ｑ６により節
点４が直ちに放電される。即ちφSが閾値電圧
付近に上昇した時点でMOST Ｑ４は殆んど非
導通であり、節点２から節点３の負荷容量が見
えなくなる時刻が第２図より実効的に速めら
れ、結果としてφSの立ち上りが高速になる。
(3) MOST Ｑ５〜Ｑ８の電流能力には、特に制
限が加わらず比較的小さい寸法で構成できる。
限が加わらず比較的小さい寸法で構成できる。
本発明を用いた具体的な実施例を第６図に主要
節点の動作波形を第７図に示す。
節点の動作波形を第７図に示す。
ここで信号A′，′はアドレス信号を受けてア
ドレスインバータで発生された真補のアドレス信
号である。第６図はダイナミツクMOS RAMで
アドレス入力で指定されるワード線を選択し、選
ばれたメモリセルの内容をリフレツシユするまで
の活性化タイミングをTTLレベルの外部クロツ
ク入力TTLより発生させる回路である。TTLが
高レベルのとき、節点１は（ＶDD−閾値電圧）、
節点２及び節点３はMOST Ｑ４及びMOST Ｑ
３から成る直列接続されたMOSTの電流能力を
MOST Ｑ２より充分大きく採ることにより決ま
る低レベルにある。節点４は前の活性期間におい
て活性化タイミングSEにより（ＶDD−閾値電
圧）レベルに充電され、TTLが高レベルの間は
SEが低レベルになりMOST Ｑ５は非導通になる
が、節点４のレベルはそのまゝダイナミツクに維
持される。TTLの高レベルの期間が長いと、節
点４の充電電荷がリーク電流により放電し、レベ
ルが低下する危険性があるので、ＶDDレベルにあ
るリセツトプリチヤージタイミングＰがゲートに
入るMOST Ｑ１１で節点４のレベルを支えてい
る。MOST Ｑ１１の電流能力は回路動作に影響
しない程度に小さく採る。MOST Ｑ９により節
点６は（ＶDD−閾値電圧）レベルにありMOST
Ｑ７が導通して節点５は節点２と等しい低レベル
となりMOST Ｑ６は非導通である。MOST Ｑ
８及びＱ１０はSEが低レベルで非導通である。
TTLが高レベルから低レベルに移行し、活性期
間に入るとMOST Ｑ３は非導通になり、MOST
Ｑ２を通して節点２が上昇し始める。MOST Ｑ
７を通して、節点５が節点２に追随して上昇し、
閾値電圧を越えるとMOST Ｑ６が導通して、節
点４は直ちに大地電位に至る。MOST Ｑ１１の
電流能力はこのときの節点４の応答に影響しない
程度に小さいものとする。この時点で節点２から
節点３の容量は見えなくなり、以後節点２の立ち
上りは負荷が軽くなつて急峻になる。節点２の上
昇を受け、MOST Ｑ１２を通して節点７が（Ｖ
DD−閾値電圧）レベルまで上昇し、MOST Ｑ１
６の電流能力はMOST Ｑ１５より充分大きく、
Ｐが低レベルに移行する。この後、節点１０が
MOST Ｑ１７を通して上昇し、MOST Ｑ１９
〜Ｑ２２の回路応答により、 ＶDD−閾値電圧＋Ｃ１０Ｆ／Ｃ１０＋Ｃ１０Ｆ×V12 まで達する。ここでＣ１０は節点１０の容量であ
り、V12は節点１２の電圧である。MOST Ｑ２３
が非飽和領域に駆動され、AEがＶDDまで上昇す
る。AEはアドレス．インバータ．バツフアを駆
動する活性化タイミングでアドレス入力に応じそ
れぞれのアドレス．インバータ．バツフアでアド
レス出力A′或いは′が上昇する。アドレス出力
の上昇により、節点１４は大地電位に移行し、こ
れと同期してデコーダの選択、非選択動作が行な
われる。MOST Ｑ３０が非導通になると既に
MOST Ｑ２８を通して（ＶDD−閾値電圧）レベ
ルにある節点１５がブート．ストラツプ容量Ｃ１
５Ｆにより ＶDD−閾値電圧＋Ｃ１５Ｆ／Ｃ１５＋Ｃ１５Ｆ×V16 まで上昇する。ここでＣ１５は節点１５の容量で
あり、V16は節点１６の電圧である。MOST Ｑ３
１が非飽和領域に駆動され、RAがＶDDまで上昇
する。RAに追随して選択デコーダに連がるワー
ド線が上昇し、選択メモリセルの情報がデイジツ
ト線にあらわれる。RAの上昇を受け、節点２０
が上昇すると共にMOST Ｑ３４〜Ｑ３７の回路
が応答し、節点１９が大地電位に移行して
MOSTQ４０が非導通になると、節点２０は次の
レベルに達する。
ドレスインバータで発生された真補のアドレス信
号である。第６図はダイナミツクMOS RAMで
アドレス入力で指定されるワード線を選択し、選
ばれたメモリセルの内容をリフレツシユするまで
の活性化タイミングをTTLレベルの外部クロツ
ク入力TTLより発生させる回路である。TTLが
高レベルのとき、節点１は（ＶDD−閾値電圧）、
節点２及び節点３はMOST Ｑ４及びMOST Ｑ
３から成る直列接続されたMOSTの電流能力を
MOST Ｑ２より充分大きく採ることにより決ま
る低レベルにある。節点４は前の活性期間におい
て活性化タイミングSEにより（ＶDD−閾値電
圧）レベルに充電され、TTLが高レベルの間は
SEが低レベルになりMOST Ｑ５は非導通になる
が、節点４のレベルはそのまゝダイナミツクに維
持される。TTLの高レベルの期間が長いと、節
点４の充電電荷がリーク電流により放電し、レベ
ルが低下する危険性があるので、ＶDDレベルにあ
るリセツトプリチヤージタイミングＰがゲートに
入るMOST Ｑ１１で節点４のレベルを支えてい
る。MOST Ｑ１１の電流能力は回路動作に影響
しない程度に小さく採る。MOST Ｑ９により節
点６は（ＶDD−閾値電圧）レベルにありMOST
Ｑ７が導通して節点５は節点２と等しい低レベル
となりMOST Ｑ６は非導通である。MOST Ｑ
８及びＱ１０はSEが低レベルで非導通である。
TTLが高レベルから低レベルに移行し、活性期
間に入るとMOST Ｑ３は非導通になり、MOST
Ｑ２を通して節点２が上昇し始める。MOST Ｑ
７を通して、節点５が節点２に追随して上昇し、
閾値電圧を越えるとMOST Ｑ６が導通して、節
点４は直ちに大地電位に至る。MOST Ｑ１１の
電流能力はこのときの節点４の応答に影響しない
程度に小さいものとする。この時点で節点２から
節点３の容量は見えなくなり、以後節点２の立ち
上りは負荷が軽くなつて急峻になる。節点２の上
昇を受け、MOST Ｑ１２を通して節点７が（Ｖ
DD−閾値電圧）レベルまで上昇し、MOST Ｑ１
６の電流能力はMOST Ｑ１５より充分大きく、
Ｐが低レベルに移行する。この後、節点１０が
MOST Ｑ１７を通して上昇し、MOST Ｑ１９
〜Ｑ２２の回路応答により、 ＶDD−閾値電圧＋Ｃ１０Ｆ／Ｃ１０＋Ｃ１０Ｆ×V12 まで達する。ここでＣ１０は節点１０の容量であ
り、V12は節点１２の電圧である。MOST Ｑ２３
が非飽和領域に駆動され、AEがＶDDまで上昇す
る。AEはアドレス．インバータ．バツフアを駆
動する活性化タイミングでアドレス入力に応じそ
れぞれのアドレス．インバータ．バツフアでアド
レス出力A′或いは′が上昇する。アドレス出力
の上昇により、節点１４は大地電位に移行し、こ
れと同期してデコーダの選択、非選択動作が行な
われる。MOST Ｑ３０が非導通になると既に
MOST Ｑ２８を通して（ＶDD−閾値電圧）レベ
ルにある節点１５がブート．ストラツプ容量Ｃ１
５Ｆにより ＶDD−閾値電圧＋Ｃ１５Ｆ／Ｃ１５＋Ｃ１５Ｆ×V16 まで上昇する。ここでＣ１５は節点１５の容量で
あり、V16は節点１６の電圧である。MOST Ｑ３
１が非飽和領域に駆動され、RAがＶDDまで上昇
する。RAに追随して選択デコーダに連がるワー
ド線が上昇し、選択メモリセルの情報がデイジツ
ト線にあらわれる。RAの上昇を受け、節点２０
が上昇すると共にMOST Ｑ３４〜Ｑ３７の回路
が応答し、節点１９が大地電位に移行して
MOSTQ４０が非導通になると、節点２０は次の
レベルに達する。
ＶDD−閾値電圧＋Ｃ２０Ｆ／Ｃ２０＋Ｃ２０Ｆ×V21
ここで、Ｃ２０は節点２０の容量であり、V21は
節点２１の電圧である。MOST Ｑ４１が非飽和
領域に駆動されてSEがＶDDまで上昇する。SEは
デイジツト線に接続されるセンスアンプを活性化
し、選択メモリセルの情報がリフレツシユされ
る。これで所要の活性化動作は終了するが、SE
の上昇を受けてMOST Ｑ１０が導通し、次式の
レベルにダイナミツクに維持されていた節点６が
放電して直ちに大地電位に至る。
節点２１の電圧である。MOST Ｑ４１が非飽和
領域に駆動されてSEがＶDDまで上昇する。SEは
デイジツト線に接続されるセンスアンプを活性化
し、選択メモリセルの情報がリフレツシユされ
る。これで所要の活性化動作は終了するが、SE
の上昇を受けてMOST Ｑ１０が導通し、次式の
レベルにダイナミツクに維持されていた節点６が
放電して直ちに大地電位に至る。
ＶDD−閾値電圧＋Ｃ６Ｆ／Ｃ６＋Ｃ６Ｆ×V5
ここで、Ｃ６は節点６の容量であり、V5は節点
５の電圧である。MOST Ｑ７が非導通になり
MOST Ｑ８がSEにより導通するため、節点５も
大地電位に移行する。MOST Ｑ６が非導通にな
るとMOST Ｑ５を通して、節点４が（ＶDD−閾
値電圧）レベルに充電され、リセツト期間に備え
ることができる。TTLが低レベルから高レベル
に移行してリセツト．プリチヤージ期間に入ると
MOST Ｑ３及びＱ１３が導通して、節点２及び
節点３が低レベルに次いで節点７が大地電位に移
行する。MOST Ｑ１６が非導通になると、Ｐが
MOST Ｑ１５を通して上昇し始め、節点８がブ
ート・ストラツプ容量Ｃ８Ｆにより、 ＶDD−閾値電圧＋Ｃ８Ｆ／Ｃ８＋Ｃ８Ｆ×V9 まで上昇して、MOST Ｑ１５を非飽和領域に駆
動し、ＰはＶDDレベルまで上昇する。ここでＣ８
は節点８の容量であり、V9は節点９の電圧であ
る。Ｐの上昇により、各活性化タイミングが全て
リセツトされるのを始めとして回路各部のリセツ
ト．プリチヤージが行なわれる。このとき
MOST Ｑ９も導通して、節点６が（ＶDD−閾値
電圧）レベルに上昇するが、節点５は節点２と等
しい低レベルとなりMOST Ｑ６は非導通のまま
保たれる。節点４はMOST Ｑ５による（ＶDD−
閾値電圧）レベルを維持し、MOST Ｑ１１がレ
ベルの減衰を防ぐよう働く。以上より第６図の具
体的な実施例の回路動作が説明されたが、活性化
タイミングの立ち上り特性は、節点２が発生源と
なるため、その立ち上り如何により大きく影響を
受ける。節点２が上昇して、閾値電圧を越えた時
点でMOST Ｑ４が非導通になり、以後節点２が
急峻に上昇することは高速動作を得る上で非常に
有効である。
５の電圧である。MOST Ｑ７が非導通になり
MOST Ｑ８がSEにより導通するため、節点５も
大地電位に移行する。MOST Ｑ６が非導通にな
るとMOST Ｑ５を通して、節点４が（ＶDD−閾
値電圧）レベルに充電され、リセツト期間に備え
ることができる。TTLが低レベルから高レベル
に移行してリセツト．プリチヤージ期間に入ると
MOST Ｑ３及びＱ１３が導通して、節点２及び
節点３が低レベルに次いで節点７が大地電位に移
行する。MOST Ｑ１６が非導通になると、Ｐが
MOST Ｑ１５を通して上昇し始め、節点８がブ
ート・ストラツプ容量Ｃ８Ｆにより、 ＶDD−閾値電圧＋Ｃ８Ｆ／Ｃ８＋Ｃ８Ｆ×V9 まで上昇して、MOST Ｑ１５を非飽和領域に駆
動し、ＰはＶDDレベルまで上昇する。ここでＣ８
は節点８の容量であり、V9は節点９の電圧であ
る。Ｐの上昇により、各活性化タイミングが全て
リセツトされるのを始めとして回路各部のリセツ
ト．プリチヤージが行なわれる。このとき
MOST Ｑ９も導通して、節点６が（ＶDD−閾値
電圧）レベルに上昇するが、節点５は節点２と等
しい低レベルとなりMOST Ｑ６は非導通のまま
保たれる。節点４はMOST Ｑ５による（ＶDD−
閾値電圧）レベルを維持し、MOST Ｑ１１がレ
ベルの減衰を防ぐよう働く。以上より第６図の具
体的な実施例の回路動作が説明されたが、活性化
タイミングの立ち上り特性は、節点２が発生源と
なるため、その立ち上り如何により大きく影響を
受ける。節点２が上昇して、閾値電圧を越えた時
点でMOST Ｑ４が非導通になり、以後節点２が
急峻に上昇することは高速動作を得る上で非常に
有効である。
以上述べたように本発明によれば、TTLレベ
ルの外部クロツク入力を受け、MOSレベル出力
に変換するインバータにおいて出力が上昇し始め
ると直ちに閾値電圧付近で出力負荷が小さく見え
るようにし、その後の出力の上昇が高速となる回
路を直流電流の消費のない低電力動作で、且つ
MOSTの寸法も制約なく小さくできる構成で実
現できる。
ルの外部クロツク入力を受け、MOSレベル出力
に変換するインバータにおいて出力が上昇し始め
ると直ちに閾値電圧付近で出力負荷が小さく見え
るようにし、その後の出力の上昇が高速となる回
路を直流電流の消費のない低電力動作で、且つ
MOSTの寸法も制約なく小さくできる構成で実
現できる。
第１図はTTLレベル入力をMOSレベル出力に
変換する基本的なインバータ構成を示す回路図、
第２図はTTL入力から変換したMOSレベル出力
の立ち上りを速めることができる従来例を示す回
路図で第３図はその動作波形図、第４図は第２図
と同じ主旨で改善を計つた本発明の基本回路構成
図で第５図はその動作波形図、第６図は本発明の
具体的な実施例を示す回路図で、第７図はその動
作波形図である。 図中の符号、Ｑ１〜Ｑ４３……MOSトランジ
スタ、Ｃ１Ｆ〜Ｃ２０Ｆ……ブート．ストラツプ
容量、ＶDD……電源。
変換する基本的なインバータ構成を示す回路図、
第２図はTTL入力から変換したMOSレベル出力
の立ち上りを速めることができる従来例を示す回
路図で第３図はその動作波形図、第４図は第２図
と同じ主旨で改善を計つた本発明の基本回路構成
図で第５図はその動作波形図、第６図は本発明の
具体的な実施例を示す回路図で、第７図はその動
作波形図である。 図中の符号、Ｑ１〜Ｑ４３……MOSトランジ
スタ、Ｃ１Ｆ〜Ｃ２０Ｆ……ブート．ストラツプ
容量、ＶDD……電源。
Claims (1)
- １ 一端が第１の電源端子、他端が第１節点に接
続される負荷素子と、ドレインが第１節点、ゲー
トが第２節点、ソースが第３節点に接続される第
１の絶縁ゲート型電界効果トランジスタと、ドレ
インが第３節点、ゲートがTTLレベル入力の第
１クロツク、ソースが第２の電源端子に接続され
る第２の絶縁ゲート型電界効果トランジスタとド
レインが第１の電源端子に、ゲートが前記第１ク
ロツクの立ち下りより遅れて立ち上り、前記第１
クロツクの立ち上りを受けて立ち下る第２クロツ
クに、ソースが第２節点にそれぞれ接続された第
３の絶縁ゲート型電界効果トランジスタと、ドレ
インが第２節点にゲートが第４節点に、ソースが
第２の電源端子にそれぞれ接続された第４の絶縁
ゲート型電界効果トランジスタと、ドレインが第
１節点に、ゲートが前記第２クロツクと逆相の第
３クロツクに、ソースが第４節点にそれぞれ接続
された第５の絶縁ゲート型電界効果トランジスタ
とドレインが第４節点に、ゲートが前記第２クロ
ツクに、ソースが第２の電源端子にそれぞれ接続
された第６の絶縁ゲート型電界効果トランジスタ
とを含み、前記第１クロツクの立ち下りで、前記
第２節点が放電され、前記第１クロツクの低論理
レベルの期間に、前記第２節点が充電されるよう
にしたことを特徴とする半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP693179A JPS55101188A (en) | 1979-01-23 | 1979-01-23 | Semiconductor circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP693179A JPS55101188A (en) | 1979-01-23 | 1979-01-23 | Semiconductor circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55101188A JPS55101188A (en) | 1980-08-01 |
| JPS6161200B2 true JPS6161200B2 (ja) | 1986-12-24 |
Family
ID=11651984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP693179A Granted JPS55101188A (en) | 1979-01-23 | 1979-01-23 | Semiconductor circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55101188A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5812348A (ja) * | 1981-07-15 | 1983-01-24 | Nec Corp | 半導体回路 |
| JP4881133B2 (ja) * | 2006-11-16 | 2012-02-22 | 株式会社ニューギン | 遊技球の補給樋 |
-
1979
- 1979-01-23 JP JP693179A patent/JPS55101188A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55101188A (en) | 1980-08-01 |
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