JPS61292934A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPS61292934A JPS61292934A JP60133940A JP13394085A JPS61292934A JP S61292934 A JPS61292934 A JP S61292934A JP 60133940 A JP60133940 A JP 60133940A JP 13394085 A JP13394085 A JP 13394085A JP S61292934 A JPS61292934 A JP S61292934A
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/019—Manufacture or treatment of isolation regions comprising dielectric materials using epitaxial passivated integrated circuit [EPIC] processes
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は素子間分離を必要とする半導体装置の製造方法
に関する。
に関する。
従来、ダイオード、バイポーラトランジスタ等のコレク
タ接合や２重拡散型Ｍｏ５ＦＥＴのドレイン接合等はＰ
Ｎ接合を逆バイアス状態にして使用するが、その際発生
する直列抵抗を減らすためにはＮ＋型半導体基板を下地
にしたＮ′″型半導体基板との積層構造を利用しており
、このＮ−型半導体基板に反対導電型を示す不純物を導
入して半導体素子を形成するのが一般的である。
タ接合や２重拡散型Ｍｏ５ＦＥＴのドレイン接合等はＰ
Ｎ接合を逆バイアス状態にして使用するが、その際発生
する直列抵抗を減らすためにはＮ＋型半導体基板を下地
にしたＮ′″型半導体基板との積層構造を利用しており
、このＮ−型半導体基板に反対導電型を示す不純物を導
入して半導体素子を形成するのが一般的である。
この不純物導入によって得られるＰＮ接合底部と前記Ｎ
十型半導体基板までの距離を充分取って、このＰＮ接合
動作時に発生する空乏層によるいわゆるＲｅａｃｈ Ｔ
ｈｒｏｕｇｈ”による降伏現象を防止するのが一般的で
ある。
十型半導体基板までの距離を充分取って、このＰＮ接合
動作時に発生する空乏層によるいわゆるＲｅａｃｈ Ｔ
ｈｒｏｕｇｈ”による降伏現象を防止するのが一般的で
ある。
一方、同一の半導体基板に形成した複数の素子を電気的
に分離する手法としては接合分離法ならびに絶縁体分離
法が知られている。
に分離する手法としては接合分離法ならびに絶縁体分離
法が知られている。
この接合分離法の一例を述べると、Ｐ′″型シリコン基
板にＮ−型を示すシリコンエピタキシャル層を成長させ
、その表面からＰ−型シリコン基板に達するＰ十型不純
物を選択拡散して、得られるＰＮ接合に逆バイアスを印
加して電気的に分離する。
板にＮ−型を示すシリコンエピタキシャル層を成長させ
、その表面からＰ−型シリコン基板に達するＰ十型不純
物を選択拡散して、得られるＰＮ接合に逆バイアスを印
加して電気的に分離する。
絶縁体分離法にあってはＮ導電型を示すシリコン基板表
面を選択的にエツチングして複数の凹部を形成後、この
シリコン基板表面を酸化してこの凹部を含め酸化膜を形
成する。この酸化膜には多結晶シリコン層を堆積後、Ｎ
導電型を示すシリコン基板の露出表面を前記凹部に達す
る迄研摩して複数の島領域を形成する。従って、この島
領域は絶縁膜ならびに多結晶シリコン層によって互に絶
縁される。
面を選択的にエツチングして複数の凹部を形成後、この
シリコン基板表面を酸化してこの凹部を含め酸化膜を形
成する。この酸化膜には多結晶シリコン層を堆積後、Ｎ
導電型を示すシリコン基板の露出表面を前記凹部に達す
る迄研摩して複数の島領域を形成する。従って、この島
領域は絶縁膜ならびに多結晶シリコン層によって互に絶
縁される。
ＰＮ接合に逆バイアスを印加する分離法ではこのＰＮ接
合から発生するリーク電流が、島領域に形成される機能
素子に悪影響を与える欠点がある。この外の絶縁体分離
法では１分離耐圧も大きく又バイアスを必要としない利
点を持っている反面、多結晶シリコンの下地となる半導
体基板の機械的強度を大きくするためその厚さを大きく
する必要を生じ、経済的には極めて不利となることは否
めない。この多結晶シリコンの堆積量を大きくして厚く
する必要があるが、このために下地の半導体基板への歪
が大きくなり、結果的には島領域に造り込む半導体素子
への影響を避けることができない。
合から発生するリーク電流が、島領域に形成される機能
素子に悪影響を与える欠点がある。この外の絶縁体分離
法では１分離耐圧も大きく又バイアスを必要としない利
点を持っている反面、多結晶シリコンの下地となる半導
体基板の機械的強度を大きくするためその厚さを大きく
する必要を生じ、経済的には極めて不利となることは否
めない。この多結晶シリコンの堆積量を大きくして厚く
する必要があるが、このために下地の半導体基板への歪
が大きくなり、結果的には島領域に造り込む半導体素子
への影響を避けることができない。
エピタキシャル法による堆積層にあっては、その結晶欠
陥をなるべく少くして、二Ｎに造り込む機能素子特性を
向上するために、その下地となる半導体基板にはいわゆ
るイントリンシックゲッタリング（Ｉｎｓｔｒｉｎｔｈ
ｉｃ ｇｅｔｔｅｒｉｎｇ）を施すことが多い、しかし
、この堆積層を増大すると下地の半導体基板に多くの熱
負荷が印加されることになり、含有する酸素が堆積層と
の界面に移動して結晶欠陥が発生する頻度が増大する。
陥をなるべく少くして、二Ｎに造り込む機能素子特性を
向上するために、その下地となる半導体基板にはいわゆ
るイントリンシックゲッタリング（Ｉｎｓｔｒｉｎｔｈ
ｉｃ ｇｅｔｔｅｒｉｎｇ）を施すことが多い、しかし
、この堆積層を増大すると下地の半導体基板に多くの熱
負荷が印加されることになり、含有する酸素が堆積層と
の界面に移動して結晶欠陥が発生する頻度が増大する。
本発明は上記欠点を除去した新規な半導体素子の製造方
法を提供するもので、特に薄い多結晶シリコン層の堆積
に拘らず完全な絶縁体分離を完成する。
法を提供するもので、特に薄い多結晶シリコン層の堆積
に拘らず完全な絶縁体分離を完成する。
上記目的を達成するため所望の比抵抗をもつ半導体基板
表面を選択的に食刻してから絶縁膜を形成し、この半導
体基板表面を平坦化しからて鏡面を形成し、一方、下地
となる半導体基板表面に設けた鏡面とを接合技術によっ
て一体化する方法を採用した。この一体化した半導体基
板の平坦化した表面を研摩して絶縁膜を露出して、得ら
れる島領域に半導体素子を形成する製造方法である。
表面を選択的に食刻してから絶縁膜を形成し、この半導
体基板表面を平坦化しからて鏡面を形成し、一方、下地
となる半導体基板表面に設けた鏡面とを接合技術によっ
て一体化する方法を採用した。この一体化した半導体基
板の平坦化した表面を研摩して絶縁膜を露出して、得ら
れる島領域に半導体素子を形成する製造方法である。
前記接合技術について記載する。即ち、導電型の相違も
しくは含有不純物濃度差の有無に拘らず。
しくは含有不純物濃度差の有無に拘らず。
半導体基板表面に形成した多少湿り気のある鏡面を密着
すると、その半導体層のバルク（ｂｕｌｋ）結晶と多少
異なる接合層を形成して一体化して恰も単一の半導体層
と同様に処理可能な機械的強度をもつ複合半導体層が得
られる事実、この接合層をもった複合半導体層にＰＮ接
合等を形成して得られる機能素子は実用に供し得る事実
を本出願人は確認しており、本発明はこの事実に基づい
て完成したものである。
すると、その半導体層のバルク（ｂｕｌｋ）結晶と多少
異なる接合層を形成して一体化して恰も単一の半導体層
と同様に処理可能な機械的強度をもつ複合半導体層が得
られる事実、この接合層をもった複合半導体層にＰＮ接
合等を形成して得られる機能素子は実用に供し得る事実
を本出願人は確認しており、本発明はこの事実に基づい
て完成したものである。
この一体化に伴って形成する接合層にはグレインバウン
ダリイ（Ｇｒａｉｎ ｂｏｕｎｄａｒｙ）が形成される
と考えられるが、これは前述のような機械的ならびに電
気的障壁の外に熱的障壁にならない。
ダリイ（Ｇｒａｉｎ ｂｏｕｎｄａｒｙ）が形成される
と考えられるが、これは前述のような機械的ならびに電
気的障壁の外に熱的障壁にならない。
従来から導電型の相違ならびに含有不純物濃度に下地の
半導体基板と差がある半導体層を気相成長法で堆積する
場合、この積層体に印加する熱負荷の程度に対応してそ
の境界部が変動する事実は良く知られている。
半導体基板と差がある半導体層を気相成長法で堆積する
場合、この積層体に印加する熱負荷の程度に対応してそ
の境界部が変動する事実は良く知られている。
本発明における接合技術によって得られる接合層でも、
これに隣接する半導体層に加えられる熱負荷に応じてこ
の接合層が変動する事態も想定されるので、この接合層
にあっては隣接層を画然と区分することの外に、多少−
動する事態をも包含するものである。
これに隣接する半導体層に加えられる熱負荷に応じてこ
の接合層が変動する事態も想定されるので、この接合層
にあっては隣接層を画然と区分することの外に、多少−
動する事態をも包含するものである。
第１図乃至第４図により本発明を詳述するが、それに先
立ち接合技術の詳細を説明する。
立ち接合技術の詳細を説明する。
被接合基板表面には研摩工程によって表面粗さ５００Å
以下の鏡面を形成し、その表面状態によってはＨ，Ｏ１
＋ ｕｓ ｓｏ、→ＨＦ→稀１１Ｆによる前処理工程を
前記鏡面工程に引続いて行い、脱脂及び表面に被着した
スティンフィルムを除去する。
以下の鏡面を形成し、その表面状態によってはＨ，Ｏ１
＋ ｕｓ ｓｏ、→ＨＦ→稀１１Ｆによる前処理工程を
前記鏡面工程に引続いて行い、脱脂及び表面に被着した
スティンフィルムを除去する。
次いで、この鏡面を清浄な水で数分程度洗滌し、室温下
でスピンナ処理のような脱水処理を実施する。この処理
工程では前記鏡面に吸着していると想定される水分はそ
のまへ残し、過剰な水分を除去するもので、この吸着水
分が殆んど揮散する１００℃以上の加熱乾燥は避ける。
でスピンナ処理のような脱水処理を実施する。この処理
工程では前記鏡面に吸着していると想定される水分はそ
のまへ残し、過剰な水分を除去するもので、この吸着水
分が殆んど揮散する１００℃以上の加熱乾燥は避ける。
このような処理を経た被接合基板鏡面はクラス１以上の
清浄な雰囲気内に配置して、実質的に異物が介在しない
両鏡面を相互に密着して複合半導体基板を形成する。こ
の複合半導体基板は２００℃以上好ましくは１０００℃
〜１２００℃に加熱処理して接合強度を増大することも
可能である１次に実際の工程を記述する。
清浄な雰囲気内に配置して、実質的に異物が介在しない
両鏡面を相互に密着して複合半導体基板を形成する。こ
の複合半導体基板は２００℃以上好ましくは１０００℃
〜１２００℃に加熱処理して接合強度を増大することも
可能である１次に実際の工程を記述する。
適当な比抵抗をもつ半導体基板■を用意するが。
これは後述する半導体素子をニーに形成するため。
その素子特性によって適宜選択する。今、例えば５００
ｖ酎圧を必要とする素子を造り込むと仮定すると比抵抗
ははゾ５０Ω１をもっＮ導電型半導体基板である。
ｖ酎圧を必要とする素子を造り込むと仮定すると比抵抗
ははゾ５０Ω１をもっＮ導電型半導体基板である。
この基板表面部分にＲＩＥ （Ｒｅａｃｔｉｖｅ ｒａ
ｎ Ｅｔｃｈ −ｉｎｇ）法によって凹部■・・・を選
択的に形成し、深さ２０．〜３０４４［４〜５ｍとする
０次にこの半導体基板■の表面を通常の熱酸化法によっ
て酸化して、絶縁膜■を厚さ２μｍ位形成後、多結晶シ
リコン層（イ）を堆積して半導体基板Ｏ）表面を平坦に
する。この場合多結晶シリコン層の厚さは４〜５虜とす
ればはゾ平坦な表面が得られる。
ｎ Ｅｔｃｈ −ｉｎｇ）法によって凹部■・・・を選
択的に形成し、深さ２０．〜３０４４［４〜５ｍとする
０次にこの半導体基板■の表面を通常の熱酸化法によっ
て酸化して、絶縁膜■を厚さ２μｍ位形成後、多結晶シ
リコン層（イ）を堆積して半導体基板Ｏ）表面を平坦に
する。この場合多結晶シリコン層の厚さは４〜５虜とす
ればはゾ平坦な表面が得られる。
一方、厚さ４５０−の他の半導体基板■を用意するが、
これは前記半導体基板■の下地となり、又後述の島領域
に形成する半導体素子はいわゆる横型素子であるため、
特に濃度及び導電型は問わない。
これは前記半導体基板■の下地となり、又後述の島領域
に形成する半導体素子はいわゆる横型素子であるため、
特に濃度及び導電型は問わない。
次いで、接合工程に移行するが、半導体基板ωに堆積し
た多結晶シリコン層に）ならびに半導体基板■の表面を
研摩して前述のように表面粗さ５００Å以下としてから
前記接合工程を施す。
た多結晶シリコン層に）ならびに半導体基板■の表面を
研摩して前述のように表面粗さ５００Å以下としてから
前記接合工程を施す。
この結果第３図が得られるが１次いで半導体基板■の表
面を研摩して絶縁膜■ならびに凹部■に充填した多結晶
シリコン層に）を露出すると第４図となる。尚この接合
工程で接合層（１０）が形成する。
面を研摩して絶縁膜■ならびに凹部■に充填した多結晶
シリコン層に）を露出すると第４図となる。尚この接合
工程で接合層（１０）が形成する。
図から明らかなように、島領域■・・・が形成され、下
地の半導体基板（ハ）とは、多結晶シリコン層（イ）で
隔てられ、島領域同志は絶縁膜■ならびに多結晶シリコ
ン層（イ）によって絶縁される。
地の半導体基板（ハ）とは、多結晶シリコン層（イ）で
隔てられ、島領域同志は絶縁膜■ならびに多結晶シリコ
ン層（イ）によって絶縁される。
尚島領域の一つにはＰ導電型不純物を導入してＰＮ接合
■■を設け、このＰ導電型不純物拡散領域にはＮ導電型
不純物を導入してＰＮ接合■を形成するが、各接合端は
島領域には導電性金属例えばｉを堆積して各々電極とし
て機能させる。
■■を設け、このＰ導電型不純物拡散領域にはＮ導電型
不純物を導入してＰＮ接合■を形成するが、各接合端は
島領域には導電性金属例えばｉを堆積して各々電極とし
て機能させる。
他の島領域にも夫々必要な半導体素子を造り込んで集積
回路を形成する。
回路を形成する。
この製造方法においては１１い多結晶シリコン層を堆積
することにより半導体基板への歪も小さくなり島領域に
造り込む素子の特性向上も得られる。因みに、従来技術
による場合について述べると、厚さ４５０癖の半導体基
板に気相成長法で多結晶シリコン層を堆積した場合、８
０μを越えると反りが大きくなって堆積不能になること
を付記する。
することにより半導体基板への歪も小さくなり島領域に
造り込む素子の特性向上も得られる。因みに、従来技術
による場合について述べると、厚さ４５０癖の半導体基
板に気相成長法で多結晶シリコン層を堆積した場合、８
０μを越えると反りが大きくなって堆積不能になること
を付記する。
これに対して本願では多結晶シリコン層を前述のように
薄くし、と言うのは、島領域形成に要する凹部を充填す
るだけで良いからである。
薄くし、と言うのは、島領域形成に要する凹部を充填す
るだけで良いからである。
又接合技術で一体化され、下地となる半導体基板は島領
域によって形成される半導体素子の基板として必要な機
械的強度を保有すれば良いことになる。
域によって形成される半導体素子の基板として必要な機
械的強度を保有すれば良いことになる。
以上本発明方法では分離に必要な凹部寸法により島領域
の集積度が決まることになり集積度向上が得られる。
の集積度が決まることになり集積度向上が得られる。
第１図乃至第４図は本発明の製造過程を示す断面図であ
る。
る。
Claims (1)
- 半導体基板表面部分に形成する凹部を含めて絶縁膜を
形成する工程と、この半導体基板表面を平坦化してから
鏡面を形成する工程と、これに他の半導体基板鏡面を接
合する工程と、前記半導体基板表面を研摩して前記絶縁
膜を露出する工程と、この露出した絶縁膜により得られ
る島領域に機能素子を形成する工程とを具備することを
特徴とする半導体素子の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60133940A JPH0783050B2 (ja) | 1985-06-21 | 1985-06-21 | 半導体素子の製造方法 |
| EP86108350A EP0213299A2 (en) | 1985-06-21 | 1986-06-19 | Method for manufacturing a semiconductor device having an element isolation area |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60133940A JPH0783050B2 (ja) | 1985-06-21 | 1985-06-21 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61292934A true JPS61292934A (ja) | 1986-12-23 |
| JPH0783050B2 JPH0783050B2 (ja) | 1995-09-06 |
Family
ID=15116625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60133940A Expired - Lifetime JPH0783050B2 (ja) | 1985-06-21 | 1985-06-21 | 半導体素子の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0213299A2 (ja) |
| JP (1) | JPH0783050B2 (ja) |
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| JPH025545A (ja) * | 1988-06-24 | 1990-01-10 | Nec Corp | 半導体装置の製造方法 |
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| KR100892226B1 (ko) * | 2001-07-23 | 2009-04-09 | 에이저 시스템즈 가디언 코포레이션 | 집적회로들의 직류(ｄｃ) 및 무선 주파수(ｒｆ) 차폐 방법 및 구조 |
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| NL8801981A (nl) * | 1988-08-09 | 1990-03-01 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting. |
| IT1230026B (it) * | 1988-10-28 | 1991-09-24 | Sgs Thomson Microelectronics | Processo di saldatura di fette di silicio fra loro, per la fabbricazione di dispositivi a semiconduttore |
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1986
- 1986-06-19 EP EP86108350A patent/EP0213299A2/en not_active Withdrawn
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Also Published As
| Publication number | Publication date |
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| EP0213299A2 (en) | 1987-03-11 |
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