JPS6162157A - マイクロコンピユ−タ装置 - Google Patents
マイクロコンピユ−タ装置Info
- Publication number
- JPS6162157A JPS6162157A JP18389784A JP18389784A JPS6162157A JP S6162157 A JPS6162157 A JP S6162157A JP 18389784 A JP18389784 A JP 18389784A JP 18389784 A JP18389784 A JP 18389784A JP S6162157 A JPS6162157 A JP S6162157A
- Authority
- JP
- Japan
- Prior art keywords
- peripheral device
- dma
- command
- read
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ダイレクトメモリアクはスコントローラ（Ｄ
ｉ ｒｅｃｔ Ｍ ｅｍｏｒｙ Ａ ｃｃｅｓｓ Ｃｏ
ｎむｒｏｌｌｅｒ以下これをＤＭＡＣと略す）を備えた
マイクロコンピュータ装置に関する。
ｉ ｒｅｃｔ Ｍ ｅｍｏｒｙ Ａ ｃｃｅｓｓ Ｃｏ
ｎむｒｏｌｌｅｒ以下これをＤＭＡＣと略す）を備えた
マイクロコンピュータ装置に関する。
（従来の技術）
マイクロコンピュータに結合する周辺デバイスには、応
答が速いもの、遅いものがある。一般に、低速のデバイ
スに対してはバス・サイクル中に待ち時１！！Ｉ（その
クロックサイクル数をウェイト（ＷＡＩ丁）故と呼ぶ）
を挿入して、各デバイスごとにセントラルプロセッシン
グユニット（ｃｅｎｔｒａｌＰ ｒｏｃｃｓｓｉｎｇ
Ｕ ｎｉｔ 以下ＣＰＵと略す）との時間的整合をと
る。
答が速いもの、遅いものがある。一般に、低速のデバイ
スに対してはバス・サイクル中に待ち時１！！Ｉ（その
クロックサイクル数をウェイト（ＷＡＩ丁）故と呼ぶ）
を挿入して、各デバイスごとにセントラルプロセッシン
グユニット（ｃｅｎｔｒａｌＰ ｒｏｃｃｓｓｉｎｇ
Ｕ ｎｉｔ 以下ＣＰＵと略す）との時間的整合をと
る。
ところが、ＤＭＡＣがホストになり、このＤＭＡＣがデ
ータを取り込むことなしに、直接メモリとデバイス間の
データ転送を行う、シングルアドレスモード（３ｉｎｇ
ｌｅ Ａｄｄｒｅｓｓ Ｍｏｄｅ ）のＤＭＡを行う
場合には、デバイスの種類にかかわらず、メモリ用のウ
ェイト数が挿入されてしまう。このために、低速のデバ
イスの場合には、正しい動作が行われなくなる。
ータを取り込むことなしに、直接メモリとデバイス間の
データ転送を行う、シングルアドレスモード（３ｉｎｇ
ｌｅ Ａｄｄｒｅｓｓ Ｍｏｄｅ ）のＤＭＡを行う
場合には、デバイスの種類にかかわらず、メモリ用のウ
ェイト数が挿入されてしまう。このために、低速のデバ
イスの場合には、正しい動作が行われなくなる。
これを防ぐためには、メモリのウェイト数を最低速のデ
バイスとのＤＭＡ時にも動作が保証できるだけの値に設
定すればよいが、ウェイト数の挿入は、即、実行速度の
低下につながるという問題点がある。
バイスとのＤＭＡ時にも動作が保証できるだけの値に設
定すればよいが、ウェイト数の挿入は、即、実行速度の
低下につながるという問題点がある。
第４図は従来のＤＭＡＣを備えたマイクロコンピュータ
装置の一例を示す構成ブロック図である。
装置の一例を示す構成ブロック図である。
図において、１はＣＰＵ、２はＤＭＡＣ，３はメモリ、
４は周辺デバイスで、これらはいずれもアドレスバス及
びデータバスを介して結合している。
４は周辺デバイスで、これらはいずれもアドレスバス及
びデータバスを介して結合している。
５はＤＭＡＣ２及び周辺デバイス４に対して各種制御信
号を出力するタイミング制御手段で、コントロールバス
を介してｃｐｕｉ及びＤＭＡＣ２に結ばれている。コン
トロ−ルバス上には、Ａｓ（アドレスストローブ）、Ｄ
Ｓ（データストローブ）、Ｒ／Ｗ（リード（ＲＥＡＤ）
／ライト〈ＷＲＩＴＥ））、ＤＴＡＣＫ （データ転送
アクノリッジ）等の信号がのる。
号を出力するタイミング制御手段で、コントロールバス
を介してｃｐｕｉ及びＤＭＡＣ２に結ばれている。コン
トロ−ルバス上には、Ａｓ（アドレスストローブ）、Ｄ
Ｓ（データストローブ）、Ｒ／Ｗ（リード（ＲＥＡＤ）
／ライト〈ＷＲＩＴＥ））、ＤＴＡＣＫ （データ転送
アクノリッジ）等の信号がのる。
周辺デバイス４は、リード（０１Ｈ）とライト（ＯＯＨ
）の２種項のコマンドを持つ仮想デバイスで、リード信
号を与えてからデータがバス上に出力されるまでに２０
０ ｎｓの時間を要する。
）の２種項のコマンドを持つ仮想デバイスで、リード信
号を与えてからデータがバス上に出力されるまでに２０
０ ｎｓの時間を要する。
第５図は第４図装置におけるＤ Ｍ Ａバスサイクルの
タイムチャートである。ここで、各信号のタイミンクハ
、クロック８ＭＨ２の６８４５０（６８０ｏＯ用ＤＭＡ
Ｃ）を例にとっである。
タイムチャートである。ここで、各信号のタイミンクハ
、クロック８ＭＨ２の６８４５０（６８０ｏＯ用ＤＭＡ
Ｃ）を例にとっである。
第４図の装置において、ＣＰＵ １が周辺デバイス４に
対してコマンド（ＲＥＡ［）とする）を書き込むと、周
辺デバイス４はデータを準備し、ＤＭＡＣ２に向けてＤ
ＭＡ−ＲＥＱ＠ナサート（肯定）する。Ｄ Ｍ Ａ Ｃ
２はその返事としてＡＣＫ ＜ＤＭＡ Ａ ｃｋｎｏ
ｗｌｅｄｇｅ）を周辺デバイス４に返し、′周辺デバイ
ス４のチップセレクト（Ｃ８）、リード（ＲＥＡＤ）が
アサートサレ、コレカラ２００Ｏ８後にデータ（ＤＡＴ
Ａ）が出力される。
対してコマンド（ＲＥＡ［）とする）を書き込むと、周
辺デバイス４はデータを準備し、ＤＭＡＣ２に向けてＤ
ＭＡ−ＲＥＱ＠ナサート（肯定）する。Ｄ Ｍ Ａ Ｃ
２はその返事としてＡＣＫ ＜ＤＭＡ Ａ ｃｋｎｏ
ｗｌｅｄｇｅ）を周辺デバイス４に返し、′周辺デバイ
ス４のチップセレクト（Ｃ８）、リード（ＲＥＡＤ）が
アサートサレ、コレカラ２００Ｏ８後にデータ（ＤＡＴ
Ａ）が出力される。
（発明が解決しようとする問題点）
ここで、周辺デバイス４とメモリ３のＤＭＡが正常に行
われるためには、データストローブ（ＤＳ）がアサート
された時点（第５＠Ａ点）で、データが確定していなけ
ればならない。第５図の例では、この条件を満たしてい
ないので、Ｓ Ｔ Ａ ＴＥ３と４の間にウェイト状態
を挿入して（メモリのウェイト数を１に設定）、データ
が確定するまでの時間を稼がなければならないという問
題が起こる。
われるためには、データストローブ（ＤＳ）がアサート
された時点（第５＠Ａ点）で、データが確定していなけ
ればならない。第５図の例では、この条件を満たしてい
ないので、Ｓ Ｔ Ａ ＴＥ３と４の間にウェイト状態
を挿入して（メモリのウェイト数を１に設定）、データ
が確定するまでの時間を稼がなければならないという問
題が起こる。
尚、以下の説明では、Ｒ／Ｗの概念は、メモリ側をＮｒ
＄に考えるものとする。即ち、シングルアドレスモード
のＤＭＡでは、１バスナイクルの中で、メモリから周辺
デバイス又は周辺デバイスからメモリへのデータ転送が
行われるが、周辺デバイス側から見ると、Ｒ／Ｗは逆向
きになる。周辺デバイス側からリードする場合にはＤＭ
ＡＣはライトサイクルを行っていることになる。
＄に考えるものとする。即ち、シングルアドレスモード
のＤＭＡでは、１バスナイクルの中で、メモリから周辺
デバイス又は周辺デバイスからメモリへのデータ転送が
行われるが、周辺デバイス側から見ると、Ｒ／Ｗは逆向
きになる。周辺デバイス側からリードする場合にはＤＭ
ＡＣはライトサイクルを行っていることになる。
本発明は、従来技術におけるこのような問題点に鑑みて
なされたもので、その目的は、低速の周辺デバイスに対
して通常より早いタイミングで制御信号を与えることに
より、メモリのウェイト数を増やさずに、正常なりＭＡ
を実現させ、トータルな実行速度を向上させることので
きるマイクロコンピュータＰ：Ｈを実現しようとするも
のである。
なされたもので、その目的は、低速の周辺デバイスに対
して通常より早いタイミングで制御信号を与えることに
より、メモリのウェイト数を増やさずに、正常なりＭＡ
を実現させ、トータルな実行速度を向上させることので
きるマイクロコンピュータＰ：Ｈを実現しようとするも
のである。
（問題点を解決するための手段）
このような問題点を解決する本発明は、互いにアドレス
バスとデータバスとを介して結合しているセントラルプ
ロセッシングユニットと、メモリと、ダイレクトメモリ
アクセスコントローラと、セントラルプロセッシングユ
ニットから与えられるコマンドを基に動作するインテリ
ジェント機能を有した周辺デバイスとを含んで構成され
るマイクロコンピュータ装置において、コントロールバ
スを介して前記セントラルプロセッシングユニットとダ
イレクトメモリアクセスコントローラに結合すると共に
、前記周辺デバイスからのリクエスト信号を入力し、当
該周辺デバイスに対して与えるｆｌｉｌＪ御信号の光信
号を行うタイミング制御手段と、前記セントラルプロセ
ッシングユニットから与えられるコマンドを解析し、前
記タイミング制御手段から出力される制御信号のうち少
なくともリードとライトのいずれかを識別し、当該識別
した信号を前記周辺デバイスに与えるコマンド解析手段
とを設けたことを特徴とするものである。
バスとデータバスとを介して結合しているセントラルプ
ロセッシングユニットと、メモリと、ダイレクトメモリ
アクセスコントローラと、セントラルプロセッシングユ
ニットから与えられるコマンドを基に動作するインテリ
ジェント機能を有した周辺デバイスとを含んで構成され
るマイクロコンピュータ装置において、コントロールバ
スを介して前記セントラルプロセッシングユニットとダ
イレクトメモリアクセスコントローラに結合すると共に
、前記周辺デバイスからのリクエスト信号を入力し、当
該周辺デバイスに対して与えるｆｌｉｌＪ御信号の光信
号を行うタイミング制御手段と、前記セントラルプロセ
ッシングユニットから与えられるコマンドを解析し、前
記タイミング制御手段から出力される制御信号のうち少
なくともリードとライトのいずれかを識別し、当該識別
した信号を前記周辺デバイスに与えるコマンド解析手段
とを設けたことを特徴とするものである。
（実施例）
以下、図面を用いて本発明の実施例を詳細に説明する。
第１図は本発明の係る装置の一例を示す構成ブロック図
である。この図において、１はＣＰＵ、２はＯＭＡＣ，
３はメモリ、４はＣＰＵ１から与えられるコマンドを基
に動作するインテリジェント曙能を有した周辺デバイス
で、これらは互いにアドレスバスとデータバスとを介し
て結合している。５は周辺デバイス４からのリクエスト
信号（ＤＭＡ−ＲＥＱ）を入力し、周辺デバイス４に与
える制御信号の先出しを行うコントロールバスを介して
ＣＰＵ１とＤＭＡＣ２に結合しているタイミング制御回
路、６はＣＰ（Ｊｌから与えられるコマンドを解析し、
リード又はライトの何れかを識別し、この識・別結果に
応じてスイッチ６０を接点ａ側かｂ側かに駆動し、タイ
ミング制御回路５からの制御信号を周辺デバイス４のリ
ード又はライト端に与えるコマンド解析手段である。
である。この図において、１はＣＰＵ、２はＯＭＡＣ，
３はメモリ、４はＣＰＵ１から与えられるコマンドを基
に動作するインテリジェント曙能を有した周辺デバイス
で、これらは互いにアドレスバスとデータバスとを介し
て結合している。５は周辺デバイス４からのリクエスト
信号（ＤＭＡ−ＲＥＱ）を入力し、周辺デバイス４に与
える制御信号の先出しを行うコントロールバスを介して
ＣＰＵ１とＤＭＡＣ２に結合しているタイミング制御回
路、６はＣＰ（Ｊｌから与えられるコマンドを解析し、
リード又はライトの何れかを識別し、この識・別結果に
応じてスイッチ６０を接点ａ側かｂ側かに駆動し、タイ
ミング制御回路５からの制御信号を周辺デバイス４のリ
ード又はライト端に与えるコマンド解析手段である。
第２図は第１図回路におけるタイミング制御回路５とコ
マンド解析手段の要部の一例を示す回路図である。この
図において、ＦＦ１．ＦＦ２．ＦＦ３はいずれもフリッ
プフロップ回路である。
マンド解析手段の要部の一例を示す回路図である。この
図において、ＦＦ１．ＦＦ２．ＦＦ３はいずれもフリッ
プフロップ回路である。
第３図は第１図装置におけるＤ Ｍ Ａバスサイクルの
タイムチャートである。
タイムチャートである。
これらの図において、はじめにＣＰＵ１が周辺デバイス
４にコマンド（ＲＥＡＤとする）を書き込むと、周辺デ
バイス４ではデータを準備し、ＤＭＡ−ＲＥＱをアサー
トする。このＤＭＡ−ＲＥＱは、従来装置においては、
そのまま周辺デバイス４からのリクエスト（ＲＥＱＸ）
としてＤＭＡＣ２に入力されていたが、本発明装置にお
いては、タイミング制御回路５に印加される。
′１１第１図において、ＣＰＩＪＩが周辺
デバイスに対してコマンドを書き込んだ時点で、周辺デ
バイス４の次の動作がリード（ＲＥＡＤ）かライト（Ｗ
ＲＩＴＥ）かという情報がフリップフロップ回路ＦＦ１
に蓄えられる（ＲＥＡＤならＱ−１，Ｑ−０、ＷＲＩＴ
ＥならＱ−０，石−１）。周辺デノ＼イス４において、
ＤＭＡ−ＲＥＱがアサートされるど、この信号がインバ
ータを介してフリップフロップ回路ＦＦ２．ＦＦ３に印
加され、これらがいずれもセットされる。これによって
、リクエスト（ＲＥＱＸ）が即時にＤＭＡＣ２にフリッ
プフロップ回路ＦＦ３から出力される。又、同時にＤＭ
Ａバスサイクルが始まってＯＷＮがアサートされるのに
合せて、フリップフロップ回路ＦＦ２の出力により、周
辺デバイス４に対して、ＤＭＡ・ＡＣＫ信号、ＣＳ信号
、ＲＥＡＤ信号等がアサートされる。従って、第３図タ
イムチャートから明らかなように、データ（ＤＡＴＡ）
は十分な余裕を持って確定し、従来装置のようにウェイ
ト状態を挿入する必要はない。
４にコマンド（ＲＥＡＤとする）を書き込むと、周辺デ
バイス４ではデータを準備し、ＤＭＡ−ＲＥＱをアサー
トする。このＤＭＡ−ＲＥＱは、従来装置においては、
そのまま周辺デバイス４からのリクエスト（ＲＥＱＸ）
としてＤＭＡＣ２に入力されていたが、本発明装置にお
いては、タイミング制御回路５に印加される。
′１１第１図において、ＣＰＩＪＩが周辺
デバイスに対してコマンドを書き込んだ時点で、周辺デ
バイス４の次の動作がリード（ＲＥＡＤ）かライト（Ｗ
ＲＩＴＥ）かという情報がフリップフロップ回路ＦＦ１
に蓄えられる（ＲＥＡＤならＱ−１，Ｑ−０、ＷＲＩＴ
ＥならＱ−０，石−１）。周辺デノ＼イス４において、
ＤＭＡ−ＲＥＱがアサートされるど、この信号がインバ
ータを介してフリップフロップ回路ＦＦ２．ＦＦ３に印
加され、これらがいずれもセットされる。これによって
、リクエスト（ＲＥＱＸ）が即時にＤＭＡＣ２にフリッ
プフロップ回路ＦＦ３から出力される。又、同時にＤＭ
Ａバスサイクルが始まってＯＷＮがアサートされるのに
合せて、フリップフロップ回路ＦＦ２の出力により、周
辺デバイス４に対して、ＤＭＡ・ＡＣＫ信号、ＣＳ信号
、ＲＥＡＤ信号等がアサートされる。従って、第３図タ
イムチャートから明らかなように、データ（ＤＡＴＡ）
は十分な余裕を持って確定し、従来装置のようにウェイ
ト状態を挿入する必要はない。
（発明の効果）
以上説明したように、本発明は、周辺デバイスに与えら
れたコマンドを解析することにより、デバイスに与える
制御信号の先出しを行うようにしたもので、低速のデバ
イスを含むＯＭＡＣ付のマイクロコンピュータ装置にお
いても、メモリに対して無駄なウェイト状態を挿入する
必要がなくなるので、装置全体の実行速度を向上させる
ことができる。
れたコマンドを解析することにより、デバイスに与える
制御信号の先出しを行うようにしたもので、低速のデバ
イスを含むＯＭＡＣ付のマイクロコンピュータ装置にお
いても、メモリに対して無駄なウェイト状態を挿入する
必要がなくなるので、装置全体の実行速度を向上させる
ことができる。
第１図は本発明装置の一例を示す構成ブロック図、第２
因は第１図にお番プるタイミング制御回路及びコマンド
解析手段の要部を示す回路図、第３図は第１図装置にお
けるＤＭＡバスサイクルのタイムチャート、第４図は従
来装置の構成ブロック図、第５図は第４図装置における
ＤＭＡバスサイクルのタイムチャートである。 １・・・ＣＰＵ ２・・・ＤＭＡ Ｃ３・・
・メモリ ４・・・周辺デバイス５・・・タイ
ミング制御回路 ６・・・コマンド解析手段
因は第１図にお番プるタイミング制御回路及びコマンド
解析手段の要部を示す回路図、第３図は第１図装置にお
けるＤＭＡバスサイクルのタイムチャート、第４図は従
来装置の構成ブロック図、第５図は第４図装置における
ＤＭＡバスサイクルのタイムチャートである。 １・・・ＣＰＵ ２・・・ＤＭＡ Ｃ３・・
・メモリ ４・・・周辺デバイス５・・・タイ
ミング制御回路 ６・・・コマンド解析手段
Claims (1)
- 互いにアドレスバスとデータバスとを介して結合してい
るセントラルプロセッシングユニットと、メモリと、ダ
イレクトメモリアクセスコントローラと、セントラルプ
ロセッシングユニットから与えられるコマンドを基に動
作するインテリジェント機能を有した周辺デバイスとを
含んで構成されるマイクロコンピュータ装置において、
コントロールバスを介して前記セントラルプロセッシン
グユニットとダイレクトメモリアクセスコントローラに
結合すると共に、前記周辺デバイスからのリクエスト信
号を入力し、当該周辺デバイスに対して与える制御信号
の先出しを行うタイミング制御手段と、前記セントラル
プロセッシングユニットから与えられるコマンドを解析
し、前記タイミング制御手段から出力される制御信号の
うち少なくともリードとライトのいずれかを識別し、当
該識別した信号を前記周辺デバイスに与えるコマンド解
析手段とを設けたことを特徴とするマイクロコンピュー
タ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18389784A JPS6162157A (ja) | 1984-09-03 | 1984-09-03 | マイクロコンピユ−タ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18389784A JPS6162157A (ja) | 1984-09-03 | 1984-09-03 | マイクロコンピユ−タ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6162157A true JPS6162157A (ja) | 1986-03-31 |
Family
ID=16143720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18389784A Pending JPS6162157A (ja) | 1984-09-03 | 1984-09-03 | マイクロコンピユ−タ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6162157A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009209603A (ja) * | 2008-03-05 | 2009-09-17 | Nakada Sangyo Kk | 日除けネット |
-
1984
- 1984-09-03 JP JP18389784A patent/JPS6162157A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009209603A (ja) * | 2008-03-05 | 2009-09-17 | Nakada Sangyo Kk | 日除けネット |
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