JPH0435957Y2 - - Google Patents

Description

【考案の詳細な説明】 ［産業上の利用分野］ この考案は、中央処理装置から出力されるアド
レス信号をデコードしてメモリのチツプセレクト
信号を作り出すメモリ選択装置に関するものであ
る。

［従来の技術］ 第２図は従来のメモリ選択装置１Ａの周辺の構
成を示す構成図で、１はアドレス端子A7〜A0、
データ端子D7〜D0、読書き制御端子RD，WRを
有する中央処理装置（以下CPUという）、２はア
ドレス端子A3〜A0、データ端子D7〜D0、読書
き制御端子RD，WR、チツプセレクト端子CSを
有するメモリ、３はCPU１から出力されるアド
レス信号の１部をデコードしてメモリ２に対する
チツプセレクト信号を作り出すメモリ選択装置１
Ａを構成するデコーダ、ALはアドレス信号の信
号線であるアドレスライン、DLはデータ信号の
信号線であるデータライン、RLはメモリ２から
データを読み出す時に出力する読出し信号の信号
線である読出しライン、WLはメモリ２にデータ
を書き込む時に出力する書込み信号の信号線であ
る書込みラインである。

次に動作について説明する。

メモリ２にデータを書込む場合、CPU１はア
ドレスラインALに予めハードウエアによつて設
計されたメモリ２のアドレス番地に相当するアド
レス信号を、データラインDLに書込むデータに
相当するデータ信号を、書込みラインWLに書込
み信号をそれぞれ出力する。

アドレスラインALにアドレス信号が出力され
ると、メモリ選択装置に相当するデコーダ３はこ
のアドレス信号の１部、例えばアドレス端子A7
〜A0のうちのアドレス端子A7〜A5から出力され
るアドレス信号をデコードしてデコード信号を作
り出し、このデコード信号をチツプセレクト信号
として、メモリ２のチツプセレクト端子CSに印
加する。

ここにメモリ２のチツプセレクト端子CSにチ
ツプセレクト信号、データ端子D7〜D0にデータ
信号、読書き制御端子RD，WRのうちの書込み
端子WRに書込み信号、アドレス端子A3〜A0に
アドレス信号がそれぞれ同時に印加されることに
なり、メモリ２の所定番地にデータが書込まれる
ことになる。

またメモリ２からデータを読出す場合、CPU
１がアドレスラインALにメモリ２のアドレス番
地に相当するアドレス信号を、データラインDL
に書込むデータに相当するデータ信号を、読出し
ラインRLに読出し信号をそれぞれ出力すると、
メモリ２に、デコーダ３によつてデコードされて
作り出されたチツプセレクト信号、データ信号、
読出し信号、アドレス信号が同時に印加されるこ
とになり、メモリ２の所定番地からデータが読出
されることになる。

［考案が解決しようとする問題点］ 従来のメモリ選択装置は、以上のように構成さ
れていたので、ノイズによつてメモリのチツプセ
レクト端子にチツプセレクト信号を印加する危険
性があり、この場合に読出し時であれば無関係な
データが読出され、書込み時であれば必要なデー
タが失われることになり、暴走の原因を作り出し
てしまう問題点があつた。

この考案は上記のような問題点を解決するため
になされたもので、単なる同期信号としてのクロ
ツク信号を用いることなく、ノイズに対して極め
て安定な動作を保証できるメモリ選択装置を得る
ことを目的としている。

［問題点を解決するための手段］ この考案に係るメモリ選択装置１Ａは、中央処
理装置から出力されるアドレス信号の一部をデコ
ードして得られるデコード信号と、前記中央処理
装置から出力されるメモリの読書き制御用信号
と、前記デコード信号を得るためのアドレス信号
とは異なる少なくとも１つのアドレス信号との論
理積を演算してメモリのチツプセレクト信号を作
り出す論理回路を備えたことを特徴としている。

［作用］ この考案における論理回路４は、中央処理装置
から出力されるアドレス信号の一部をデコードし
たデコーダ３から出力されるデコード信号と、読
書き制御用信号と、デコード信号を得るためのア
ドレス信号とは異なる少なくとも１つ以上のアド
レス信号との論理積を演算してメモリのチツプセ
レクト信号を作り出す。

ここで、ノイズによつてデコーダ３からデコー
ド信号が出力されても、アドレス信号が出力され
ていなければ、チツプセレクト信号は出力されな
い。

［実施例］ 以下、この考案の１実施例を図面に基づいて説
明する。

第１図はこの考案に係るメモリ選択装置１Ａの
周辺の構成を示す構成図である。

図において、４はCPU１から出力されるメモ
リの読書き制御用信号と少なくとも１つのアドレ
ス信号と上記デコード信号との論理を演算してチ
ツプセレクト信号とする論理回路である。

この論理回路４は、CPU１の読出し端子RDか
ら出力される読出し信号と書込み端子WRから出
力される書込み信号との論理和をとるOR回路４
１と、デコーダ３から出力されるデコード信号と
CPU１から出力されるアドレス端子A7〜A0のう
ちの１つのアドレス端子A0から出力されるアド
レス信号と、上記OR回路４１から出力される論
理和信号との論理積をとるAND回路４２とで構
成されている。

従つて、ここではCPU１のアドレス端子A7〜
A0から出力される８本のアドレス信号線のうち
アドレス端子A7〜A5から出力される３本の信号
線をデコーダ３でデコードしている。

この場合、通常、アドレス端子の最下位である
アドレス端子A0が使われていないことが多いの
で、このアドレス端子A0を使用しても良い。

次に動作について説明する。

CPU１がメモリ２にデータの読書きするため
に、アドレス端子A7〜A0にアドレス信号を、読
書き制御端子RD，WRに読書き制御信号をそれ
ぞれ出力すると、OR回路４１はCPU１の読出し
端子RRから出力される読出し信号と書込み端子
WRから出力される書込み信号との論理和をとつ
て論理和信号を出力する。

一方、デコーダ３はCPU１から出力されるア
ドレス端子A7〜A0のうちの３つのアドレス端子
A7〜A5から出力されるアドレス信号をデコード
してデコード信号を作り出す。

ここに、OR回路４２はデコーダ３から出力さ
れるデコード信号と、CPU１から出力されるア
ドレス端子A7〜A0のうちの１つのアドレス端子
A0から出力されるアドレス信号と、上記OR回路
４１から出力される論理和信号との論理積をとつ
て、チツプセレクト信号を作り出し、メモリ２の
チツプセレクト端子CSに印加する。

なお、この実施例ではデータの読出しと書込み
の行えるメモリを用いているが、読出し専用のメ
モリを用いる場合にはOR回路４１は必要ではな
く、読出し信号をAND回路４２に印加すれば良
い。

また、この実施例は説明の都合上、メモリのチ
ツプセレクト端子に印加するチツプセレクト信号
は正論理で定義されているものを示してあるが、
通常の場合は負論理で定義されているので、その
ような場合にはインバータ回路を加えて論理回路
を構成すれば良い。

［考案の効果］ 以上説明したように、この考案はデコーダから
出力されるデコード信号をそのままチツプセレク
ト信号とするのではなく、また、単なる同期信号
としてのクロツク信号を用いずに、中央処理装置
からのアドレス信号の一部がデコードされたデコ
ード信号と、読書き制御信号と、デコード信号を
得るためのアドレス信号とは異なるアドレス信号
との論理積を演算してチツプセレクト信号とする
論理回路を備えているので、ノイズに対して極め
て安定な動作を保証するメモリ選択装置を得るこ
とができる。

【図面の簡単な説明】

第１図はこの考案に係るメモリ選択装置の周辺
の構成を示す構成図、第２図は従来のメモリ選択
装置の周辺の構成を示す構成図である。 １……中央処理装置、２……メモリ、３……デ
コーダ、４……論理回路、４１……OR回路、４
……AND回路。

Claims (1)

【実用新案登録請求の範囲】
1. 中央処理装置から出力されるアドレス信号の一
   部をデコードして得られるデコード信号と、前記
   中央処理装置から出力されるメモリの読書き制御
   用信号と、前記デコード信号を得るためのアドレ
   ス信号とは異なる少なくとも１つのアドレス信号
   との論理積を演算してメモリのチツプセレクト信
   号を作り出す論理回路を備えたことを特徴とする
   メモリ選択装置。