JPS6164167A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6164167A JPS6164167A JP59186863A JP18686384A JPS6164167A JP S6164167 A JPS6164167 A JP S6164167A JP 59186863 A JP59186863 A JP 59186863A JP 18686384 A JP18686384 A JP 18686384A JP S6164167 A JPS6164167 A JP S6164167A
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- insulating film
- transistor
- drain
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/603—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体基板上に絶縁膜を有した半導体装置に関
するもので、特に出力回路を構成するＭＯＳ型電界効果
トランジスタに使用されるものである。
するもので、特に出力回路を構成するＭＯＳ型電界効果
トランジスタに使用されるものである。
一般に絶縁膜を有した半導体デバイス例えばＭＯＳ型電
界効果トランジスタ（以下ＭＯ８）ランリスタと略記）
及びその集積回路では、その製造プロセス、デバイスの
取り扱い時などに、外部との接続端子に外部から入る高
いサーノ電圧によって、薄い絶縁膜が破壊されてしまう
問題がある。特に集積回路の微細化が進むとともにデバ
イスの特性を良くするため、例えば高速動作させるため
、絶縁膜を薄くしデバイスの相互コンダクタンスを高め
る手法がとられているが、この場合には絶縁膜を薄くし
たことによる破壊電圧の低下が著しくなシ、２００Ｘの
５ｉｏ２；Ｊでは２０Ｖ以下の電圧で破壊してしまう。
界効果トランジスタ（以下ＭＯ８）ランリスタと略記）
及びその集積回路では、その製造プロセス、デバイスの
取り扱い時などに、外部との接続端子に外部から入る高
いサーノ電圧によって、薄い絶縁膜が破壊されてしまう
問題がある。特に集積回路の微細化が進むとともにデバ
イスの特性を良くするため、例えば高速動作させるため
、絶縁膜を薄くしデバイスの相互コンダクタンスを高め
る手法がとられているが、この場合には絶縁膜を薄くし
たことによる破壊電圧の低下が著しくなシ、２００Ｘの
５ｉｏ２；Ｊでは２０Ｖ以下の電圧で破壊してしまう。
第３図は従来より知られている出力回路を、Ｐチャネル
及びＮチャネルのＭＯＳ）ランノスタからなるＣＭＯＳ
回路で構成した場合である。図中１は情報を外部へ出力
する出力端子、２は電源ｖｃ０と出力端子１間に配置さ
れたＰチャネルＭＯ８）ランリスタ、３は出力端子１と
接地間に配置され７’ＣＮチャネルＭＯＳ）ランノスタ
であシ、トランジスタ２．３でＣＭＯＳインバータ回路
を構成している。
及びＮチャネルのＭＯＳ）ランノスタからなるＣＭＯＳ
回路で構成した場合である。図中１は情報を外部へ出力
する出力端子、２は電源ｖｃ０と出力端子１間に配置さ
れたＰチャネルＭＯ８）ランリスタ、３は出力端子１と
接地間に配置され７’ＣＮチャネルＭＯＳ）ランノスタ
であシ、トランジスタ２．３でＣＭＯＳインバータ回路
を構成している。
第４図は第３図のＮチャネルＭＯＳ ）ランリスタ３の
断面図である。このＭＯＳトランジスタの製造工程は”
Ｄｅ＋ｓｉｇｎ ａｎｄ Ｃｈａｒａｃｔｅｒｉｓｔ
ｉｃｓ ｏｆＬｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ
−８ｏｕｒｃｅ（ＬＤＤ） Ｉｎ５ｕｌａｔｅｄＧａｔ
ｅ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｌｓｔ
ｏｒ ’ ５ＥＩＫＩ ０ＧＵＲＡ他、ＩＥＥＥ
ＴＲＡｌＮ５ＡＣＴＩＯＮ ＯＮ ＥＬＥＣＴＲＯＮ
ＤＥＶＩＣＥＳ。
断面図である。このＭＯＳトランジスタの製造工程は”
Ｄｅ＋ｓｉｇｎ ａｎｄ Ｃｈａｒａｃｔｅｒｉｓｔ
ｉｃｓ ｏｆＬｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ
−８ｏｕｒｃｅ（ＬＤＤ） Ｉｎ５ｕｌａｔｅｄＧａｔ
ｅ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｌｓｔ
ｏｒ ’ ５ＥＩＫＩ ０ＧＵＲＡ他、ＩＥＥＥ
ＴＲＡｌＮ５ＡＣＴＩＯＮ ＯＮ ＥＬＥＣＴＲＯＮ
ＤＥＶＩＣＥＳ。
ＶＯＬ、ＥＤ−２７、屋８、Ａｕｇ、１９８０のＰａｇ
ｅ１３６０、Ｆｉｇ ２に示されているよりなＬＤＤプ
ロセスを用いてつくられている。第４図において１１は
Ｐ型不純物基板、１２ 、１３ 、１７はＳ １０２模
、１４はｅ −ト５ｉｎ２膜、１５はゲート電極となる
ポリシリコン層、ノロはアルミニクム配線層、１８１．
１１３２はＭＯＳ ）ランリスタのソース、ドレインを
形成するＮ＋不純物拡散層でらシ、不純物は表面濃度で
１０２０ｃｒｒｔ−３含んでいる。１９１．１９２は拡
散Ｑ１８１＊１８□ とＭＯＳ ） ７ンジスタのチャ
ネル領域との間に配された比較的不純物両度の低い（表
面濃度で１０” 〜１０１８ｃ７ｒＬ−’ ）Ｎ−拡散
層である。
ｅ１３６０、Ｆｉｇ ２に示されているよりなＬＤＤプ
ロセスを用いてつくられている。第４図において１１は
Ｐ型不純物基板、１２ 、１３ 、１７はＳ １０２模
、１４はｅ −ト５ｉｎ２膜、１５はゲート電極となる
ポリシリコン層、ノロはアルミニクム配線層、１８１．
１１３２はＭＯＳ ）ランリスタのソース、ドレインを
形成するＮ＋不純物拡散層でらシ、不純物は表面濃度で
１０２０ｃｒｒｔ−３含んでいる。１９１．１９２は拡
散Ｑ１８１＊１８□ とＭＯＳ ） ７ンジスタのチャ
ネル領域との間に配された比較的不純物両度の低い（表
面濃度で１０” 〜１０１８ｃ７ｒＬ−’ ）Ｎ−拡散
層である。
半導体デバイスが微細化されていくと、デバイスに印加
される内部電界が増すことによる信頼性低下の問題が発
生する。例えば高電界による素子内部で発生するホット
エレクトロンによって、特にＮチャネルＭＯＳ ）ラン
リスタのしきい値電圧がシフトしたり、相互コンダクタ
ンスが低下した９する。ここで上記ＬＤＤ 構造のＭＯ
Ｓトランジスタを使用すると、Ｎ″″拡散層１９１ 。
される内部電界が増すことによる信頼性低下の問題が発
生する。例えば高電界による素子内部で発生するホット
エレクトロンによって、特にＮチャネルＭＯＳ ）ラン
リスタのしきい値電圧がシフトしたり、相互コンダクタ
ンスが低下した９する。ここで上記ＬＤＤ 構造のＭＯ
Ｓトランジスタを使用すると、Ｎ″″拡散層１９１ 。
１９２の存在により、ドレインでの電界集中をを避け、
ホットエレクトロンによるデバイス特性の低下を防ぐこ
とができ、高信頼性が得られる。
ホットエレクトロンによるデバイス特性の低下を防ぐこ
とができ、高信頼性が得られる。
ところで従来のＭＯＳデ／ぐイスにおける出力回路の絶
縁膜の破壊に対しては、第３図に示されるように何らの
対策は施こされてはいない。これは、ＭＯＳトランジス
タのパンチスルー耐圧が絶縁膜破壊耐圧より低く、出力
端子１に印加されたサージ電圧が低い電圧にクランプさ
れて、絶縁膜の破壊を防いでいたためである。しかしＭ
ＯＳデバイスの微細化が進んでいくと、デバイスの特性
向上のため絶縁膜が薄くな夛、絶縁膜の破壊耐圧も低く
なってきた。更に微細化が進むとともに顕著になってき
たホットエレクトロンによるデバイス特性劣化等を防ぐ
ため、ＬＤＤ構造のデバイスを用いてデ・ぐイス内部で
の電界集中を避け、信頼性を高める必要が生じてきた。
縁膜の破壊に対しては、第３図に示されるように何らの
対策は施こされてはいない。これは、ＭＯＳトランジス
タのパンチスルー耐圧が絶縁膜破壊耐圧より低く、出力
端子１に印加されたサージ電圧が低い電圧にクランプさ
れて、絶縁膜の破壊を防いでいたためである。しかしＭ
ＯＳデバイスの微細化が進んでいくと、デバイスの特性
向上のため絶縁膜が薄くな夛、絶縁膜の破壊耐圧も低く
なってきた。更に微細化が進むとともに顕著になってき
たホットエレクトロンによるデバイス特性劣化等を防ぐ
ため、ＬＤＤ構造のデバイスを用いてデ・ぐイス内部で
の電界集中を避け、信頼性を高める必要が生じてきた。
しかしＬＤＤのようなＭＯＳトランジスタのデート下の
チャネル部分に隣接したドレインの一部にある不純物濃
度の低い拡散層の存在は、ト９レインでの電界集中を避
はホットエレクトロンの発生を防止するとともに、ＭＯ
Ｓデバイスの・臂ンチスルー討圧も上げたため、絶縁膜
の破壊耐圧と大差なくなってきた。このような状況にお
いて、製造プロセスまたはデバイスの取シ扱い時に、Ｍ
ＯＳ ）ランリスタのドレインにサージ電圧が印加され
た場合には、ＭＯＳトランジスタのパンチスルーにより
クランプされる電圧では、絶縁膜が破壊さｎてしまう事
態が生じてきた。また拡散層１９１ ．１９□が低濃度
ということは、その部分の抵抗値も高く、そこを流れる
・々／チスルー電流による発熱がおこり、その近傍の接
合破壊という問題も生じてきた。
チャネル部分に隣接したドレインの一部にある不純物濃
度の低い拡散層の存在は、ト９レインでの電界集中を避
はホットエレクトロンの発生を防止するとともに、ＭＯ
Ｓデバイスの・臂ンチスルー討圧も上げたため、絶縁膜
の破壊耐圧と大差なくなってきた。このような状況にお
いて、製造プロセスまたはデバイスの取シ扱い時に、Ｍ
ＯＳ ）ランリスタのドレインにサージ電圧が印加され
た場合には、ＭＯＳトランジスタのパンチスルーにより
クランプされる電圧では、絶縁膜が破壊さｎてしまう事
態が生じてきた。また拡散層１９１ ．１９□が低濃度
ということは、その部分の抵抗値も高く、そこを流れる
・々／チスルー電流による発熱がおこり、その近傍の接
合破壊という問題も生じてきた。
本発明は上記実情に鑑みてなされたもので、微細化が進
んで絶縁膜が薄くなり、更に高信頼性を得るためＬＤＤ
構造のＭＯＳ トランジスタを使用した場合にも、絶縁
膜及び接合を破壊から保護し得る半導体装置を提供しよ
うとするものである。
んで絶縁膜が薄くなり、更に高信頼性を得るためＬＤＤ
構造のＭＯＳ トランジスタを使用した場合にも、絶縁
膜及び接合を破壊から保護し得る半導体装置を提供しよ
うとするものである。
〔発明の概要〕
本発明は、外部に情報を出力する出力回路のＭＯＳ）ラ
ンリスタのドレインのチャネル部と隣接する部分に、ソ
ースとは異なる濃度を有した拡散層を配することにより
、／４’ンチスルー耐圧を下げ、サージ電圧による薄い
絶縁膜及び接合を破壊から守るようにしたものである。
ンリスタのドレインのチャネル部と隣接する部分に、ソ
ースとは異なる濃度を有した拡散層を配することにより
、／４’ンチスルー耐圧を下げ、サージ電圧による薄い
絶縁膜及び接合を破壊から守るようにしたものである。
以下図面を参照して本発明の一笑〃市例を説明する。第
１図は本発明を適用した出力回路のトランジスタの製造
プロセスの断面図である。この図はＰ型シリコン基板２
１上にＮチャネル２ｖ１０Ｓ ）ランリスタをつくる場
合の例であるが、まず第１図（、）に示す如くフィール
ド酸化膜２２及びゲート酸化膜２２′を形成し、その後
トランジスタのドレインとなる部分の酸化膜に開孔２３
を設ける。その後第１図（ｂンに示す如く、ゲート材料
及び配線となるＮ型不純物として、燐を含んだ多結晶シ
リコン２４を蒸着し、熱拡散により深く濃度の高い（約
１０１０２Ｏ’）Ｎ”拡散層２５を形成する。その後公
知のＬＤＤ構造トランゾスタの製造プロセスにより、第
１図（Ｃ）に示す如くトランジスタのソース領域に耐拡
散層２９及びＮ′″拡散層３０を形成すると共に、層間
絶縁膜２６、アルミニウム等による金属配ｍ２７ ｌ＋
２７２、更に絶縁膜２８を形成し、トランジスタを→る
ものである。
１図は本発明を適用した出力回路のトランジスタの製造
プロセスの断面図である。この図はＰ型シリコン基板２
１上にＮチャネル２ｖ１０Ｓ ）ランリスタをつくる場
合の例であるが、まず第１図（、）に示す如くフィール
ド酸化膜２２及びゲート酸化膜２２′を形成し、その後
トランジスタのドレインとなる部分の酸化膜に開孔２３
を設ける。その後第１図（ｂンに示す如く、ゲート材料
及び配線となるＮ型不純物として、燐を含んだ多結晶シ
リコン２４を蒸着し、熱拡散により深く濃度の高い（約
１０１０２Ｏ’）Ｎ”拡散層２５を形成する。その後公
知のＬＤＤ構造トランゾスタの製造プロセスにより、第
１図（Ｃ）に示す如くトランジスタのソース領域に耐拡
散層２９及びＮ′″拡散層３０を形成すると共に、層間
絶縁膜２６、アルミニウム等による金属配ｍ２７ ｌ＋
２７２、更に絶縁膜２８を形成し、トランジスタを→る
ものである。
このようにすることにより、トランジスタのドレインの
拡散層２５には、第４図の如きＮ−型拡散層１９２が存
在しなくなり、濃度の高い拡散層２５がつくられる。こ
の高濃度拡散層２５の存在により、トランジスタの／４
’ンチスルー耐圧が低い値に設定できることとなり、サ
ージ電圧による薄い絶縁膜及び接合を破壊から守れるも
のである。
拡散層２５には、第４図の如きＮ−型拡散層１９２が存
在しなくなり、濃度の高い拡散層２５がつくられる。こ
の高濃度拡散層２５の存在により、トランジスタの／４
’ンチスルー耐圧が低い値に設定できることとなり、サ
ージ電圧による薄い絶縁膜及び接合を破壊から守れるも
のである。
なお本発明は実施例のみに限られず、種々の応用が可能
である。例えば高濃度拡散層２５を得るのに、第１図（
ｂ）の工程に代えて第２図の如く、ゲート電極２４の形
成後レジスト３１をマスクとし、イオン注入３２で燐を
注入することにより形成してもよい。
である。例えば高濃度拡散層２５を得るのに、第１図（
ｂ）の工程に代えて第２図の如く、ゲート電極２４の形
成後レジスト３１をマスクとし、イオン注入３２で燐を
注入することにより形成してもよい。
以上説明した如く本発明によれば、出力回路のＭＯＳ
トランジスタのドレイン領域に、通常のトランジスタの
拡散層に存在するＮ−型拡散層をなくし、高濃度の深い
拡散層だけとしたことにより、トランジスタのノ々ンチ
スルー耐圧を低くし、その出力回路のドレインにサージ
電圧が印加されても低い・４／チスルー耐圧にクランプ
されるようにしたので、絶縁膜を破壊から守ることがで
きる。また上記ドレイン領域にＮ−拡散層をなくしたた
め、これに流れる電流による発熱も生じないため、熱に
よる接合の破壊も防止できるものである。
トランジスタのドレイン領域に、通常のトランジスタの
拡散層に存在するＮ−型拡散層をなくし、高濃度の深い
拡散層だけとしたことにより、トランジスタのノ々ンチ
スルー耐圧を低くし、その出力回路のドレインにサージ
電圧が印加されても低い・４／チスルー耐圧にクランプ
されるようにしたので、絶縁膜を破壊から守ることがで
きる。また上記ドレイン領域にＮ−拡散層をなくしたた
め、これに流れる電流による発熱も生じないため、熱に
よる接合の破壊も防止できるものである。
第１図は本発明の一実施例の装置を得る工程説明図、第
２図は本発明の他の実施例を得る工程説明図、第３図は
従来の出力回路図、第４図は同回路に用いられるＭＯＳ
トランジスタの断面図である。 ２Ｉ・・・半導体基板、２２・−・フィールド絶縁膜、
２２′・・・ゲート絶縁膜、２４・・・ｙ−）電極、２
５・・・Ｎ＋拡散層、２７．．２７２・・・金属配線層
。 出願人代理人 弁理士 鈴 工 武 彦第３図 第４図
２図は本発明の他の実施例を得る工程説明図、第３図は
従来の出力回路図、第４図は同回路に用いられるＭＯＳ
トランジスタの断面図である。 ２Ｉ・・・半導体基板、２２・−・フィールド絶縁膜、
２２′・・・ゲート絶縁膜、２４・・・ｙ−）電極、２
５・・・Ｎ＋拡散層、２７．．２７２・・・金属配線層
。 出願人代理人 弁理士 鈴 工 武 彦第３図 第４図
Claims (1)
- 半導体基板上に絶縁膜を有した半導体素子であつてか
つ外部に情報を出力する出力回路を構成するＭＯＳトラ
ンジスタにおいて、該トランジスタのゲート近傍に設け
られた低濃度の不純物領域及び該領域に連続して設けら
れ該領域より高濃度の不純物領域よりなるソース領域と
、該ソース領域とチャネル領域を介して対向して設けら
れ前記低濃度の不純物領域より高濃度の不純物領域から
なるドレイン領域とを具備したことを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59186863A JPS6164167A (ja) | 1984-09-06 | 1984-09-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59186863A JPS6164167A (ja) | 1984-09-06 | 1984-09-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6164167A true JPS6164167A (ja) | 1986-04-02 |
Family
ID=16195977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59186863A Pending JPS6164167A (ja) | 1984-09-06 | 1984-09-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6164167A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5675168A (en) * | 1994-04-01 | 1997-10-07 | Matsushita Electric Industrial Co., Ltd. | Unsymmetrical MOS device having a gate insulator area offset from the source and drain areas, and ESD protection circuit including such a MOS device |
-
1984
- 1984-09-06 JP JP59186863A patent/JPS6164167A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5675168A (en) * | 1994-04-01 | 1997-10-07 | Matsushita Electric Industrial Co., Ltd. | Unsymmetrical MOS device having a gate insulator area offset from the source and drain areas, and ESD protection circuit including such a MOS device |
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