JPS6165352A - Ｃｍｏｓ集積回路 - Google Patents
Ｃｍｏｓ集積回路Info
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- JPS6165352A JPS6165352A JP59185379A JP18537984A JPS6165352A JP S6165352 A JPS6165352 A JP S6165352A JP 59185379 A JP59185379 A JP 59185379A JP 18537984 A JP18537984 A JP 18537984A JP S6165352 A JPS6165352 A JP S6165352A
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- circuit
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は放電回路、特に、マイクロプロセッサおよび
マイクロコンピュータの高速化を可能にするデータバス
放電回路に関するものである。
マイクロコンピュータの高速化を可能にするデータバス
放電回路に関するものである。
（従来の技術）
従来、ＭＯ８型マイクロプロセッサやＭＯ８型マイクロ
コンピュータの様に、内部にデータバスを有するＭＯ３
回路装置は内部レジスタに蓄積されたデータを高速度で
データバスに載せるために、直前にこのデータバスの全
ビット線を電源電位■ＤＤ（論理′°１”）レベルの初
期状態にセットすることが一般に行われる。
コンピュータの様に、内部にデータバスを有するＭＯ３
回路装置は内部レジスタに蓄積されたデータを高速度で
データバスに載せるために、直前にこのデータバスの全
ビット線を電源電位■ＤＤ（論理′°１”）レベルの初
期状態にセットすることが一般に行われる。
データバスを高速度で初期化するための改良されたプリ
チャージ回路は、例えば特開昭５８−１８６８２７号公
報に本願発明と同一の発明者により詳細に開示されてい
る。
チャージ回路は、例えば特開昭５８−１８６８２７号公
報に本願発明と同一の発明者により詳細に開示されてい
る。
（発明が解決しようとする問題点）
しかしながら、電源電位レベルにあるデータバスのビッ
ト線に内部レジスタの論理ＩＩ ＯＩＩデデーを載せる
場合、ビット線の寄生容量のため、このビット線を接地
電位（論理”ｏ” ）まで低下させるまでに例えば５０
〜６０ ｎ’ｓの長時間を必要とする。
ト線に内部レジスタの論理ＩＩ ＯＩＩデデーを載せる
場合、ビット線の寄生容量のため、このビット線を接地
電位（論理”ｏ” ）まで低下させるまでに例えば５０
〜６０ ｎ’ｓの長時間を必要とする。
従って、マイクロプロセッサＩＣｆ １５ ＭＨｚ以上
のクロック信号で高速動作させることが極めて困難であ
った。
のクロック信号で高速動作させることが極めて困難であ
った。
この解決のため、例えば３０〜４０組もあるレジスタの
出力駆動能力を大きくすることが考えられるが、マイク
ロプロセッサＩＣのチップ面積が太きくなシ、製造原価
を上昇させる不利益を生じる。
出力駆動能力を大きくすることが考えられるが、マイク
ロプロセッサＩＣのチップ面積が太きくなシ、製造原価
を上昇させる不利益を生じる。
本発明の目的は、内部にデータバスを含むＭＯ８回路装
置の高速動作を可能にするデータバス放電回路を提供す
ることにある。
置の高速動作を可能にするデータバス放電回路を提供す
ることにある。
本発明の他の目的は、チップ面積全増加させることな（
ＭＯＳ ）ランジスタ構成によるマイクロプロセッサＩ
Ｃの高速動作を可能にするデータバス放電回路を提供す
ることにある。
ＭＯＳ ）ランジスタ構成によるマイクロプロセッサＩ
Ｃの高速動作を可能にするデータバス放電回路を提供す
ることにある。
本発明の更に他の目的は、２０ ＭＨｚ以上のクロック
周波数でマイクロプロセッサを動作させることが可能な
データバス放電回路を提供することにある。
周波数でマイクロプロセッサを動作させることが可能な
データバス放電回路を提供することにある。
また、本発明の他の目的は、５０ｎ秒以下の周期を有す
る１ステートを１クロック信号で動作させることが可能
であり、且つデータバス放電回路ヲ含むマイクロプロセ
ッサＩＣｉ提供することにある。
る１ステートを１クロック信号で動作させることが可能
であり、且つデータバス放電回路ヲ含むマイクロプロセ
ッサＩＣｉ提供することにある。
（問題点を解決するための手段）
本発明のデータバス放電回路はデータバスの全ビットラ
インが論理” １ ”レベルになると論理゛°１”レベ
ル制御信号を出力し、クロック信号が入力されると論理
ＩＩ ＯＩ＋レベルの制御信号を出力する制御信号発生
回路と、 制御信号が論理“°１″レベルであると、データバスを
充電させるプリチャージ制御信号を発生し、制御信号が
論理１１０ ＩＴレベルであると、内部ゲート回路を動
作させるイネーブル信号を発生するプリチャージ信号／
イネーブル信号発生回路と、データバスのビット線に接
続され、且つ前記ビット線が論理ＩＩ Ｏｒ＋レベルに
なるとディスチャージ制御信号を出力し、制御信号発生
回路の出方制御信号が論理１１０ ＩＩレベルになると
リセットされるディスチャージ検出回路と、 データバスのビット線に接続され、且つディスチャージ
検出回路からディスチャージ制御信号が出力されるとビ
ット線を接地電位にする放電手段を含むことを特徴とし
ている。
インが論理” １ ”レベルになると論理゛°１”レベ
ル制御信号を出力し、クロック信号が入力されると論理
ＩＩ ＯＩ＋レベルの制御信号を出力する制御信号発生
回路と、 制御信号が論理“°１″レベルであると、データバスを
充電させるプリチャージ制御信号を発生し、制御信号が
論理１１０ ＩＴレベルであると、内部ゲート回路を動
作させるイネーブル信号を発生するプリチャージ信号／
イネーブル信号発生回路と、データバスのビット線に接
続され、且つ前記ビット線が論理ＩＩ Ｏｒ＋レベルに
なるとディスチャージ制御信号を出力し、制御信号発生
回路の出方制御信号が論理１１０ ＩＩレベルになると
リセットされるディスチャージ検出回路と、 データバスのビット線に接続され、且つディスチャージ
検出回路からディスチャージ制御信号が出力されるとビ
ット線を接地電位にする放電手段を含むことを特徴とし
ている。
（実施例）
一回路構成説明一
第１図は本発明によるデータバス放電回路を含む８ビツ
トのマイクロプロセッサを示している。
トのマイクロプロセッサを示している。
第１図において、マイクロプロセッサは基準クロック信
号Ａを発生する水晶発振回路１０．クロック信号Ａおよ
びリセット信号にょ９制御され、且つ制御タイミング信
号を発生するタイミング兼制御回路２θ、内部データバ
ス１９θに接続され、且つタイミング信号およびイネー
ブル信号に基づいて命令を解読し、内部回路を制御する
プロセッサユニット部３０ｆ含んでいる。このプロセッ
サユニット部３０はＡＬＵ 、 ＲＡＭ 、レジスタ類
を含み、且つ外部回路とはＩ１０ポート４０によりイン
ターフェースされる。
号Ａを発生する水晶発振回路１０．クロック信号Ａおよ
びリセット信号にょ９制御され、且つ制御タイミング信
号を発生するタイミング兼制御回路２θ、内部データバ
ス１９θに接続され、且つタイミング信号およびイネー
ブル信号に基づいて命令を解読し、内部回路を制御する
プロセッサユニット部３０ｆ含んでいる。このプロセッ
サユニット部３０はＡＬＵ 、 ＲＡＭ 、レジスタ類
を含み、且つ外部回路とはＩ１０ポート４０によりイン
ターフェースされる。
更にこのマイクロプロセッサはデータバス１９０のデー
タを一時的に蓄積するデータレジスタ１４０゜１６０と
、これらデータレジスタのデータをデータバス１９０へ
伝達するケ８−ト回路１２０ 、１８０を含んでいる。
タを一時的に蓄積するデータレジスタ１４０゜１６０と
、これらデータレジスタのデータをデータバス１９０へ
伝達するケ８−ト回路１２０ 、１８０を含んでいる。
プロセッサユニット部３０の書込信号Ｇ （ＷＲＩＴＥ
ＲＡ）およびクロック信号Ａの反転信号ＣがＡＮＤ論理
回路１３０に入力されると、データバス１９０のデータ
がデータレジスタ１４０に蓄積される。
ＲＡ）およびクロック信号Ａの反転信号ＣがＡＮＤ論理
回路１３０に入力されると、データバス１９０のデータ
がデータレジスタ１４０に蓄積される。
又、ＡＮＤ論理回路１１０にプロセッサユニット部３０
の出力命令信号Ｅ （ＯＵＴ ＲＡ ）およびイネーブ
ル信号Ｂが入力されると、ゲート回路１２０はレジスタ
１４０の蓄積データをデータバス１９０へ伝達させる。
の出力命令信号Ｅ （ＯＵＴ ＲＡ ）およびイネーブ
ル信号Ｂが入力されると、ゲート回路１２０はレジスタ
１４０の蓄積データをデータバス１９０へ伝達させる。
プロセッサ部３０の書込信号Ｆ（ＷＲＩＴＥＲＢ）およ
びクロック信号Ａの反転信号ＣがＡＮＤ論理回路１５０
に入力されると、データバス１９０のデータがデータレ
ジスタ１６０に蓄積される。
びクロック信号Ａの反転信号ＣがＡＮＤ論理回路１５０
に入力されると、データバス１９０のデータがデータレ
ジスタ１６０に蓄積される。
又、ＡＮＤ論理回路１７０にプロセッサユニット３０の
出力命令信号Ｄ（ＯＵＴＲＢ）およびイネーブル信号Ｂ
が入力されると、ゲート回路１８０はレジスタ１６０の
蓄積データをデータバス１９０へ伝達させる。
出力命令信号Ｄ（ＯＵＴＲＢ）およびイネーブル信号Ｂ
が入力されると、ゲート回路１８０はレジスタ１６０の
蓄積データをデータバス１９０へ伝達させる。
更に、本発明によるマイクロプロセッサはステート初期
にデータバス１９０の全ビット線を強制的に電源電位Ｖ
ＤＤに充電するデータバスプリチャージ回路と、データ
バス１９０に出力されたデータの内、″論理０″状態に
なるビット線を強制的に接地電位に放電させるデータバ
ス放電回路を含んでいる。
にデータバス１９０の全ビット線を強制的に電源電位Ｖ
ＤＤに充電するデータバスプリチャージ回路と、データ
バス１９０に出力されたデータの内、″論理０″状態に
なるビット線を強制的に接地電位に放電させるデータバ
ス放電回路を含んでいる。
データバスプリチャージ回路はデータバス１９０の全ビ
ット線が論理１になると“論理１″レベル信号を出力す
るプリチャージ検出回路９ｏと、クロック信号Ａが入力
されると論理″０″ルベルの制御信号Ｋを出力し、プリ
チャージ検出回路９ｏのプリチャージ検出信号りが論理
″１”レベルになると論理ＩＩ Ｉ ＩＩレベルの制御
信号Ｋｉ比出力る制御信号発生回路５０と、 シリチャージ制御信号Ｊによりデータバス１９０の全ビ
ット線を電源電位ＶＤＤに充電するプリチャージ手段８
０を含んでいる。
ット線が論理１になると“論理１″レベル信号を出力す
るプリチャージ検出回路９ｏと、クロック信号Ａが入力
されると論理″０″ルベルの制御信号Ｋを出力し、プリ
チャージ検出回路９ｏのプリチャージ検出信号りが論理
″１”レベルになると論理ＩＩ Ｉ ＩＩレベルの制御
信号Ｋｉ比出力る制御信号発生回路５０と、 シリチャージ制御信号Ｊによりデータバス１９０の全ビ
ット線を電源電位ＶＤＤに充電するプリチャージ手段８
０を含んでいる。
プリチャージ検出回路９０は例えばＮＡＮＤ論理回路９
１とシュミット特性を有するインバータ９２から構成さ
れる。
１とシュミット特性を有するインバータ９２から構成さ
れる。
制御信号発生回路５０は例えばデータ型フリップフロッ
プ回路から構成される。
プ回路から構成される。
プリチャージ手段８０は複数のＰ型ＭＯ６ＦＥＴ ８７
から構成される。
から構成される。
データバス放電回路はデータバス１９０の各ビット線に
接続された複数のディスチャーノ検出回路２１０を含む
ユニット２００と、論理°′０″ルベルになろうとする
ビット線を強制的に接地電位にする放電手段２６０と、
制御信号発生回路５０から出力された制御信号にの論理
レベルによシブリチャージ制御信号Ｊ又はイネーブル信
号Ｂｆｆ：出力するプリチャージ信号／イネーブル信号
発生回路２８０から構成される。
接続された複数のディスチャーノ検出回路２１０を含む
ユニット２００と、論理°′０″ルベルになろうとする
ビット線を強制的に接地電位にする放電手段２６０と、
制御信号発生回路５０から出力された制御信号にの論理
レベルによシブリチャージ制御信号Ｊ又はイネーブル信
号Ｂｆｆ：出力するプリチャージ信号／イネーブル信号
発生回路２８０から構成される。
ディスチャージ回路２１０はデータバス１９０のビット
線が論理“０”レベルになる場合は出力信号（ＯＵＴ）
が論理“１＃レベルとなり、”０″レベルのリセット信
号（制御信号Ｋ）が入力されると出力信号が論理″０＃
となる。とのディスチャージ回路２１０はビット線の論
理“０＃を検出すると°′１″レベルの検出信号Ｗを出
力する検出回路２２’ ０と、所定巾（例えば５ｎ秒）
以上の検出信号２のみを出力するフィルタ回路２３０と
検出信号２が“０″レベルの場合は“１″レベルのディ
スチャージ制御信号を出力し、゛０″レベルのリセット
信号が入力されると論理”０”レベルのディスチャージ
制御信号を出力する信号保持回路２５０から構成される
。
線が論理“０”レベルになる場合は出力信号（ＯＵＴ）
が論理“１＃レベルとなり、”０″レベルのリセット信
号（制御信号Ｋ）が入力されると出力信号が論理″０＃
となる。とのディスチャージ回路２１０はビット線の論
理“０＃を検出すると°′１″レベルの検出信号Ｗを出
力する検出回路２２’ ０と、所定巾（例えば５ｎ秒）
以上の検出信号２のみを出力するフィルタ回路２３０と
検出信号２が“０″レベルの場合は“１″レベルのディ
スチャージ制御信号を出力し、゛０″レベルのリセット
信号が入力されると論理”０”レベルのディスチャージ
制御信号を出力する信号保持回路２５０から構成される
。
検出回路２２０は、例えば、シュミット特性を有するイ
ンバータから構成される。
ンバータから構成される。
フィルタ回路２３０は、例えば、インバータ２３１．２
３２とＡＮＤ論理回路２３３と、ＮＡＮＤ論理回路２３
４から構成される。
３２とＡＮＤ論理回路２３３と、ＮＡＮＤ論理回路２３
４から構成される。
信号保持回路２５０は、例えば、Ｒ８型フリップフロツ
ノ回路から構成される。
ノ回路から構成される。
プリチャージ信号／イネーブル信号発生回路２８０は、
＠０”レベルの出力信号にと０”レベルの遅延されたイ
ネーブル信号Ｈが入力されると、プリチャージ手段８０
のＰ型ＭＯ８ＦＥＴ ８７ ’ｉｉオン動作させる′０
”レベルのプリチャージ制御信号Ｊを出力するプリチャ
ージ制御信号発生回路７ｏと、“ｌ＃レベルのプリチャ
ージ制御信号Ｊと“Ｖレベルの制御信号Ｋにより、デー
タバス１９０にレジスタの内容を出力させるイネーブル
信号Ｂ−ｉ出力するイネーブル信号発生回路６０と、イ
ネーブル（ｉ４Ｂを遅延させて、データバスプリチャー
ジ動作とデータバス放電動作が同時に発生するのを禁止
する遅延回路１００から構成される。
＠０”レベルの出力信号にと０”レベルの遅延されたイ
ネーブル信号Ｈが入力されると、プリチャージ手段８０
のＰ型ＭＯ８ＦＥＴ ８７ ’ｉｉオン動作させる′０
”レベルのプリチャージ制御信号Ｊを出力するプリチャ
ージ制御信号発生回路７ｏと、“ｌ＃レベルのプリチャ
ージ制御信号Ｊと“Ｖレベルの制御信号Ｋにより、デー
タバス１９０にレジスタの内容を出力させるイネーブル
信号Ｂ−ｉ出力するイネーブル信号発生回路６０と、イ
ネーブル（ｉ４Ｂを遅延させて、データバスプリチャー
ジ動作とデータバス放電動作が同時に発生するのを禁止
する遅延回路１００から構成される。
プリチャージ制御信号発生回路７０は例えばＮＯＲ論理
回路７１とインバータ７２から構成される。
回路７１とインバータ７２から構成される。
イネーブル信号発生回路６０は例えばＡＮＤ論理回路６
１とバッファ回路６２から構成される。
１とバッファ回路６２から構成される。
遅延回路１００は、例えば、インバータ１０１゜１０２
．１０３，１０４から構成される。
．１０３，１０４から構成される。
−回路動作説明−
次に第２図のタイミング図を参照して本発明によるデー
タバス放電回路の動作を説明する。
タバス放電回路の動作を説明する。
今、水晶発振回路１０は例えば周波数２０ ＭＩ（ｚ
。
。
周期５０ｎ８の基準クロック信号Ａを出力し、１クロツ
クで１ステートを構成するものと仮定する。
クで１ステートを構成するものと仮定する。
又８ビツトデータ１０１０１１００ （ＡＣＨ）がデー
タバス１９０に出力されておシ且つレジスタＢ１６０に
はデータ００００１１１１（ＯＦＨ）が蓄積されている
ものと仮定する。
タバス１９０に出力されておシ且つレジスタＢ１６０に
はデータ００００１１１１（ＯＦＨ）が蓄積されている
ものと仮定する。
更にレノスタ出力制御信号Ｅ（ＯＵＴＲＡ）が“１′″
レベルにあり、レジスタ書込み信号Ｆ （ＷＲＩＴＥＲ
Ｂ）がＩＩ Ｉ Ｉ＋レベルにあるものと仮定する。
レベルにあり、レジスタ書込み信号Ｆ （ＷＲＩＴＥＲ
Ｂ）がＩＩ Ｉ Ｉ＋レベルにあるものと仮定する。
更にレジスタＡ１４０には８ビツトデーク１１００１０
１０ （ＣＡＭ ）が蓄積されているものと仮定する。
１０ （ＣＡＭ ）が蓄積されているものと仮定する。
一データバスプリチャーノング動作−
まずステー）８１において、クロック信号Ａが“０′″
から“１″レベルに変化すると、制御信号発生回路５０
の制御信号ＫがＩｔ Ｉ ＩＩから″０″ルベルに変化
し、且つイネーブル信号発生回路６０のイネーブル信号
Ｂが“°０″ルベルになる（第２図０参照。
から“１″レベルに変化すると、制御信号発生回路５０
の制御信号ＫがＩｔ Ｉ ＩＩから″０″ルベルに変化
し、且つイネーブル信号発生回路６０のイネーブル信号
Ｂが“°０″ルベルになる（第２図０参照。
■参照）。
制御信号Ｋが″０″ルベルになると １１ Ｑ ＩＴデ
デー検出回路２００のリセット信号が°“ｏ″レベル々
るので、全ディスチャージ信号発生回路２１０内のＲＳ
フリップ７０７ノはリセットされ出力信号（ＯＵＴ Ｏ
〜７）が全て“０″レベルになる（第２図０参照）。
デー検出回路２００のリセット信号が°“ｏ″レベル々
るので、全ディスチャージ信号発生回路２１０内のＲＳ
フリップ７０７ノはリセットされ出力信号（ＯＵＴ Ｏ
〜７）が全て“０″レベルになる（第２図０参照）。
同時に、“′０″レベルの制御信号にはＡＮＤ論理回路
６１に入力され、イネーブル信号Ｂが“°０″ルベルと
な９、ゲート回路１２０．１８０がマイクロプロセッサ
は出力動作を停止する（第２図０参照）。
６１に入力され、イネーブル信号Ｂが“°０″ルベルと
な９、ゲート回路１２０．１８０がマイクロプロセッサ
は出力動作を停止する（第２図０参照）。
又、” ｏ ”レベルの制御信号には遅延回路１００に
より、例えば、１０ｎｓ遅延されて、ＮＯＲ論理回路７
ノに入力され、入力信号にとＨが共に“０″レベルにな
ると ＩＩ Ｑ ＩＩレベルのプリチャージ制御信号Ｊ
を出力する（第２図０参照）。
より、例えば、１０ｎｓ遅延されて、ＮＯＲ論理回路７
ノに入力され、入力信号にとＨが共に“０″レベルにな
ると ＩＩ Ｑ ＩＩレベルのプリチャージ制御信号Ｊ
を出力する（第２図０参照）。
これにより、プリチャージ手段８ｏの全Ｐ型ＭＯ８ＦＥ
Ｔ ８１がオン動作し、データバス１９０の全ビット線
が例えば５■の電源電位■ＤＤ（論理′”１″′）に強
制的に急速充電される（第２図の■参照）。
Ｔ ８１がオン動作し、データバス１９０の全ビット線
が例えば５■の電源電位■ＤＤ（論理′”１″′）に強
制的に急速充電される（第２図の■参照）。
この間”０”データ検出回路２００のディスチャージ制
御信号発生回路２１０の出力信号ＯＵＴ Ｏ〜７は全て
“′０″ルベル状態にある。
御信号発生回路２１０の出力信号ＯＵＴ Ｏ〜７は全て
“′０″ルベル状態にある。
次に、データバス１９０の全ビット線が論理°°１″ル
ベルになると、プリチャージ検出回路９゜の出力信号り
は′０″から１”レベルに変化し、フリップフロッゾ回
路５０の出力信号には′°０”からＩＩ Ｉ ＩＩレベ
ルにリセットされる（第２図０．■、Ｏ参照）。
ベルになると、プリチャージ検出回路９゜の出力信号り
は′０″から１”レベルに変化し、フリップフロッゾ回
路５０の出力信号には′°０”からＩＩ Ｉ ＩＩレベ
ルにリセットされる（第２図０．■、Ｏ参照）。
これによシ、制御信号発生回路７０の出力信号Ｊが′１
０”からＩＩ Ｉ ＩＩレベルに変化し、Ｐ型ＭＯ８Ｆ
ＥＴ８ノがオフ状態となシ、プリチャージ動作が終了す
る（第２図０参照）。
０”からＩＩ Ｉ ＩＩレベルに変化し、Ｐ型ＭＯ８Ｆ
ＥＴ８ノがオフ状態となシ、プリチャージ動作が終了す
る（第２図０参照）。
一データバスディスチャージング動作−プリチャージ動
作が終了すると、制御信号発生回路５０の出力信号にと
、プリチャージ制御信号発生回路７０の出力信号Ｊが共
に“′１″レベルになるので、イネーブル信号発生回路
６０のイネーブル信号ＢはｌＩｏ＃から１”レベルにな
る（第２図０参照）。
作が終了すると、制御信号発生回路５０の出力信号にと
、プリチャージ制御信号発生回路７０の出力信号Ｊが共
に“′１″レベルになるので、イネーブル信号発生回路
６０のイネーブル信号ＢはｌＩｏ＃から１”レベルにな
る（第２図０参照）。
ＡＮＤ論理回路１１０がゲート回路１２０を開きレジス
タＡ１４０に内蔵されたデータ１１００１０１０（ＣＡ
Ｈ）がデータバス１０９に転送される。
タＡ１４０に内蔵されたデータ１１００１０１０（ＣＡ
Ｈ）がデータバス１０９に転送される。
” ｏ ”データを出力されたデータバス１０９０ビツ
ト線の電位は電源電位ｖＤＤ（論理”ｉ” ）から低下
し始める（第２図０参照）。
ト線の電位は電源電位ｖＤＤ（論理”ｉ” ）から低下
し始める（第２図０参照）。
ビット線の電位低下は°′０″データ検出回路２００に
より検出され、ビット線が所定電位（例えば４■）以下
になった時点でＲＳフリッゾフロッゾ回路２５０の出力
信号が°′０″から１１１１ルベルに変化する（第２図
Ｏ１■参照）。
より検出され、ビット線が所定電位（例えば４■）以下
になった時点でＲＳフリッゾフロッゾ回路２５０の出力
信号が°′０″から１１１１ルベルに変化する（第２図
Ｏ１■参照）。
従って、０”データを出力されたビット線に接続されて
いるＮＭＯ８ＦＥＴ ２６ Ｊがオン動作し、強制的に
ビット線を接地電位に放電させる（第２図０参照）。通
常パ１”レベルのビット線を′”０”レベルに変化させ
るためには５０〜６０ｎ秒必要とするが、本願発明のデ
ータバス放電回路の追加により約５〜Ｉｏｎ秒に改善す
ることが可能である。
いるＮＭＯ８ＦＥＴ ２６ Ｊがオン動作し、強制的に
ビット線を接地電位に放電させる（第２図０参照）。通
常パ１”レベルのビット線を′”０”レベルに変化させ
るためには５０〜６０ｎ秒必要とするが、本願発明のデ
ータバス放電回路の追加により約５〜Ｉｏｎ秒に改善す
ることが可能である。
データバス１９０ＹｃレジスタＡ１４０の内容１１００
１０１０ （ＣＡＭ ）が出力される。
１０１０ （ＣＡＭ ）が出力される。
−データ書込動作−
次にクロック信号Ａが°′ｌ′″がら゛′０″レベルに
変化すると、その反転信号ＣがＩＩ Ｉ ＩＩレベルに
なる（第２図Ｏ参照）。
変化すると、その反転信号ＣがＩＩ Ｉ ＩＩレベルに
なる（第２図Ｏ参照）。
ＡＮＤ回路１５０の出力信号靜は” １ ”レベルとな
シ、チー ３ Ａ ７．１９０ Ｃ１ｌ’Ｅ容１１００
１０１０ （ＣＡＨ）をレジスタＢ１６０に蓄積する。
シ、チー ３ Ａ ７．１９０ Ｃ１ｌ’Ｅ容１１００
１０１０ （ＣＡＨ）をレジスタＢ１６０に蓄積する。
次にステー）Ｓ２においてクロック信号Ａが°′０”か
ら”１′″レベルに変化すると、制御信号Ｋが°′０”
レベルに古々り、ディスチャージ検出回路２１０のＲ８
型フリツノ７０ツブ２５θの出力を“′０”レベルにリ
セットさせ、且つイネーブル信号Ｂを°゛０”レベルに
する。
ら”１′″レベルに変化すると、制御信号Ｋが°′０”
レベルに古々り、ディスチャージ検出回路２１０のＲ８
型フリツノ７０ツブ２５θの出力を“′０”レベルにリ
セットさせ、且つイネーブル信号Ｂを°゛０”レベルに
する。
次にデータバスプリチャージ動作が再開される。
（発明の効果）
以上説明した様に本発明のデータバス放電回路は、レジ
スタの出力駆動能力を大きくすることなく、データバス
に対する′０”データ出方時間を高速化できる利点があ
る。
スタの出力駆動能力を大きくすることなく、データバス
に対する′０”データ出方時間を高速化できる利点があ
る。
更に本発明のデータ放電回路は特にＣＭＯ８技術で構成
されたマイクロプロセッサおよびマイクロコンピュータ
の高速化および低消費電力動作化を可能にする。
されたマイクロプロセッサおよびマイクロコンピュータ
の高速化および低消費電力動作化を可能にする。
第１図は本発明によるデータバス放電回路の実施例を含
むマイクロプロセッサ回路例である。 第２図は第１図に示されるマイクロプロセッサ回路のデ
ータバス放電モードを示すタイミング図である。 １０・・・水晶発振回路、２０・・・タイミング兼コン
トロール回路、３θ・・・処理ユニット、４θ・・・Ｉ
１０ポート、５０・・・制御信号発生回路、８０・・プ
リチャージ手段、９０・・・プリチャージ検出回路、、
１１０゜１８０・・・出カケゝ−ト回路、１４０，１
６０・・・レジスタ、１９０・・・データバス、２００
・・・ディスチャージ検出回路、２６０・放電手段、２
８０・・・プリチャージ信号兼イネーブル信号発生回路
。 手続補正書（自発） ］、事件の表示 昭和５９年 特 許 願第１８５３７９号２ 発明の名
称 データバス放電回路 ３、補正をする者 事件との関係 特 許 出 願 人任 所
（〒１０５） 東京都港区虎ノ門１丁目７番１２号名
称（０２９） 沖電気工業株式会社代表者
取締役社長橋本南海男４代理人 住 所（〒１０５） 東京都港区虎ノ門１丁目７ｉ１
２号６、補正の内容 １、 明細書中「特許請求の範囲」の欄を別紙の通り補
正する。 ２、同書第１４頁第４行目に「データバス１ｏ９」とあ
るのを「データバス１９ｏ」と補正する。 ３ 図面「第１図」「第２図」を別紙の通り補正する。 ９ｉ１１釆配 ２、特許請求の範囲 データバスの全ビットラインが一論理レベルになると一
論理レベルの制御信号を出力し、クロック信号が入力さ
れると逆論理レベルの制御信号を出力する制御信号発生
回路と、 前記制御信号が逆論理レベルであると、データバスを充
電させるノリチャージ制御信号を発生し、前記制御信号
が一論理レベルであると、内部ケ゛−ト回路を動作させ
るイイ、−プル信号を発生するノリチャージ信号／イネ
ーブル信号発生回路と、前記データバスのビット線に接
続され、且つ前スチャージ制御信号を出力し、前記制御
信号発生回路の制御信号が逆論理レベルになるとリセッ
トされるディスチャージ検出回路と、 前記データバスの前記ビット線に接続され、且つ前記デ
ィスチャージ検出回路からディスチャージ制御信号が出
力されると前記ビット線を接地電位にする放電手段と を含むデータバス放電回路。
むマイクロプロセッサ回路例である。 第２図は第１図に示されるマイクロプロセッサ回路のデ
ータバス放電モードを示すタイミング図である。 １０・・・水晶発振回路、２０・・・タイミング兼コン
トロール回路、３θ・・・処理ユニット、４θ・・・Ｉ
１０ポート、５０・・・制御信号発生回路、８０・・プ
リチャージ手段、９０・・・プリチャージ検出回路、、
１１０゜１８０・・・出カケゝ−ト回路、１４０，１
６０・・・レジスタ、１９０・・・データバス、２００
・・・ディスチャージ検出回路、２６０・放電手段、２
８０・・・プリチャージ信号兼イネーブル信号発生回路
。 手続補正書（自発） ］、事件の表示 昭和５９年 特 許 願第１８５３７９号２ 発明の名
称 データバス放電回路 ３、補正をする者 事件との関係 特 許 出 願 人任 所
（〒１０５） 東京都港区虎ノ門１丁目７番１２号名
称（０２９） 沖電気工業株式会社代表者
取締役社長橋本南海男４代理人 住 所（〒１０５） 東京都港区虎ノ門１丁目７ｉ１
２号６、補正の内容 １、 明細書中「特許請求の範囲」の欄を別紙の通り補
正する。 ２、同書第１４頁第４行目に「データバス１ｏ９」とあ
るのを「データバス１９ｏ」と補正する。 ３ 図面「第１図」「第２図」を別紙の通り補正する。 ９ｉ１１釆配 ２、特許請求の範囲 データバスの全ビットラインが一論理レベルになると一
論理レベルの制御信号を出力し、クロック信号が入力さ
れると逆論理レベルの制御信号を出力する制御信号発生
回路と、 前記制御信号が逆論理レベルであると、データバスを充
電させるノリチャージ制御信号を発生し、前記制御信号
が一論理レベルであると、内部ケ゛−ト回路を動作させ
るイイ、−プル信号を発生するノリチャージ信号／イネ
ーブル信号発生回路と、前記データバスのビット線に接
続され、且つ前スチャージ制御信号を出力し、前記制御
信号発生回路の制御信号が逆論理レベルになるとリセッ
トされるディスチャージ検出回路と、 前記データバスの前記ビット線に接続され、且つ前記デ
ィスチャージ検出回路からディスチャージ制御信号が出
力されると前記ビット線を接地電位にする放電手段と を含むデータバス放電回路。
Claims (1)
- 【特許請求の範囲】 データバスの全ビットラインが一論理レベルになると一
論理レベルの制御信号を出力し、クロック信号が入力さ
れると逆論理レベルの制御信号を出力する制御信号発生
回路と、 前記制御信号が逆論理レベルであると、データバスを充
電させるプリチャージ制御信号を発生し、前記制御信号
が一論理レベルであると、内部ゲート回路を動作させる
イネーブル信号を発生するプリチャージ信号／イネーブ
ル信号発生回路と、前記データバスのビット線に接続さ
れ、且つ前記ビット線が逆論理レベルになるとディスチ
ャージ制御信号を出力し、前記制御信号発生回路の制御
信号が逆論理レベルになるとリセットされるディスチャ
ージ検出回路と、 前記データバスの前記ビット線に接続され、且つ前記デ
ィスチャージ検出回路からディスチャージ制御信号が出
力されると前記ビット線を接地電位にする放電手段と を含むデータバス放電回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59185379A JPH063572B2 (ja) | 1984-09-06 | 1984-09-06 | Ｃｍｏｓ集積回路 |
| US06/772,943 US4701888A (en) | 1984-09-06 | 1985-09-05 | Data bus discharging circuit |
| KR1019850006528A KR920009454B1 (ko) | 1984-09-06 | 1985-09-06 | 데이터 버스 방전 회로 |
| DE8585306351T DE3584808D1 (de) | 1984-09-06 | 1985-09-06 | Entladungsschaltung fuer datenbus. |
| EP85306351A EP0175526B1 (en) | 1984-09-06 | 1985-09-06 | Data bus discharging circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59185379A JPH063572B2 (ja) | 1984-09-06 | 1984-09-06 | Ｃｍｏｓ集積回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6327745A Division JP2598619B2 (ja) | 1994-12-28 | 1994-12-28 | Ｃｍｏｓ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6165352A true JPS6165352A (ja) | 1986-04-03 |
| JPH063572B2 JPH063572B2 (ja) | 1994-01-12 |
Family
ID=16169771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59185379A Expired - Lifetime JPH063572B2 (ja) | 1984-09-06 | 1984-09-06 | Ｃｍｏｓ集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4701888A (ja) |
| EP (1) | EP0175526B1 (ja) |
| JP (1) | JPH063572B2 (ja) |
| KR (1) | KR920009454B1 (ja) |
| DE (1) | DE3584808D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0377129A (ja) * | 1989-08-18 | 1991-04-02 | Mitsubishi Electric Corp | プリチャージ方式バス回路 |
| KR100709445B1 (ko) * | 2001-06-29 | 2007-04-18 | 주식회사 하이닉스반도체 | 데이터 버스 프리차지 제어 장치 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3866003D1 (de) * | 1987-04-28 | 1991-12-12 | Siemens Ag | Schaltungsanordnung zur beschleunigten umladung des spannungspegels einer bus-leitung einer integrierten schaltung. |
| CA2008071A1 (en) * | 1989-01-27 | 1990-07-27 | Jeffrey S. Watters | Pump bus to avoid indeterminacy in reading variable bit field |
| US5245579A (en) * | 1989-11-24 | 1993-09-14 | Sharp Kabushiki Kaisha | Semiconductor memory device |
| JPH07504282A (ja) * | 1991-11-12 | 1995-05-11 | マイクロチップ テクノロジー インコーポレイテッド | マイクロコントローラパワーアップ遅延装置 |
| KR200487158Y1 (ko) | 2016-11-07 | 2018-08-14 | 양수만 | 결합이 용이하면서 액체가 배출될 때 임의로 분리되지 않게 결합되는 액체용기용 공기순환 패킹 |
Citations (4)
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| JPS5833739A (ja) * | 1981-08-21 | 1983-02-28 | Toshiba Corp | バスライン駆動回路 |
| JPS58186827A (ja) * | 1982-04-23 | 1983-10-31 | Oki Electric Ind Co Ltd | マイクロプロセツサ |
| JPS6055458A (ja) * | 1983-09-05 | 1985-03-30 | Matsushita Electric Ind Co Ltd | Ｃｍｏｓトランジスタ回路 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3938094A (en) * | 1971-08-31 | 1976-02-10 | Texas Instruments Incorporated | Computing system bus |
| US3967252A (en) * | 1974-10-03 | 1976-06-29 | Mostek Corporation | Sense AMP for random access memory |
| US3969706A (en) * | 1974-10-08 | 1976-07-13 | Mostek Corporation | Dynamic random access memory misfet integrated circuit |
| JPS51139247A (en) * | 1975-05-28 | 1976-12-01 | Hitachi Ltd | Mos logic circuit |
| US4247791A (en) * | 1978-04-03 | 1981-01-27 | Rockwell International Corporation | CMOS Memory sense amplifier |
| US4216389A (en) * | 1978-09-25 | 1980-08-05 | Motorola, Inc. | Bus driver/latch with second stage stack input |
| JPS5951073B2 (ja) * | 1980-03-27 | 1984-12-12 | 富士通株式会社 | 半導体記憶装置 |
| US4424563A (en) * | 1980-09-05 | 1984-01-03 | Hewlett-Packard Company | Data processor including a multiple word processing method and device |
| JPS57130286A (en) * | 1981-02-06 | 1982-08-12 | Fujitsu Ltd | Static semiconductor memory |
| US4407016A (en) * | 1981-02-18 | 1983-09-27 | Intel Corporation | Microprocessor providing an interface between a peripheral subsystem and an object-oriented data processor |
| US4500988A (en) * | 1982-03-08 | 1985-02-19 | Sperry Corporation | VLSI Wired-OR driver/receiver circuit |
-
1984
- 1984-09-06 JP JP59185379A patent/JPH063572B2/ja not_active Expired - Lifetime
-
1985
- 1985-09-05 US US06/772,943 patent/US4701888A/en not_active Expired - Fee Related
- 1985-09-06 KR KR1019850006528A patent/KR920009454B1/ko not_active Expired
- 1985-09-06 EP EP85306351A patent/EP0175526B1/en not_active Expired - Lifetime
- 1985-09-06 DE DE8585306351T patent/DE3584808D1/de not_active Expired - Fee Related
Patent Citations (4)
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| JPH0377129A (ja) * | 1989-08-18 | 1991-04-02 | Mitsubishi Electric Corp | プリチャージ方式バス回路 |
| KR100709445B1 (ko) * | 2001-06-29 | 2007-04-18 | 주식회사 하이닉스반도체 | 데이터 버스 프리차지 제어 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0175526A2 (en) | 1986-03-26 |
| JPH063572B2 (ja) | 1994-01-12 |
| EP0175526A3 (en) | 1988-07-13 |
| US4701888A (en) | 1987-10-20 |
| EP0175526B1 (en) | 1991-12-04 |
| DE3584808D1 (de) | 1992-01-16 |
| KR920009454B1 (ko) | 1992-10-16 |
| KR860002765A (ko) | 1986-04-28 |
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Legal Events
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|---|---|---|---|
| EXPY | Cancellation because of completion of term |