JP3247498B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関するものである。
関するものである。
【０００２】
【従来の技術】近年、半導体装置の微細化につれて、Ｍ
ＯＳＦＥＴのゲート長も縮小されてきており、量産レベ
ルでも０．５μｍのゲート長が実用化されている。しか
しながらゲート長の縮小に伴い短チャネル効果が無視で
きなくなり、特に従来の構造では０．３μｍ以下のゲー
ト長のＰチャネルＭＯＳＦＥＴを実現することは困難で
ある。これは従来構造のＰチャネルＭＯＳＦＥＴがＮ+
多結晶シリコンをゲート電極として用いた、埋み込みチ
ャネル型ＭＯＳＦＥＴとなっていて、短チャネル効果が
起り易いためである。したがって、短チャネル効果が起
りにくい、０．３μｍ以下のゲート長のＰチャネルＭＯ
ＳＦＥＴを実現するためには、Ｐ+ 多結晶シリコンをゲ
ート電極として用いた表面チャネル型ＭＯＳＦＥＴにす
る必要がある。
ＯＳＦＥＴのゲート長も縮小されてきており、量産レベ
ルでも０．５μｍのゲート長が実用化されている。しか
しながらゲート長の縮小に伴い短チャネル効果が無視で
きなくなり、特に従来の構造では０．３μｍ以下のゲー
ト長のＰチャネルＭＯＳＦＥＴを実現することは困難で
ある。これは従来構造のＰチャネルＭＯＳＦＥＴがＮ+
多結晶シリコンをゲート電極として用いた、埋み込みチ
ャネル型ＭＯＳＦＥＴとなっていて、短チャネル効果が
起り易いためである。したがって、短チャネル効果が起
りにくい、０．３μｍ以下のゲート長のＰチャネルＭＯ
ＳＦＥＴを実現するためには、Ｐ+ 多結晶シリコンをゲ
ート電極として用いた表面チャネル型ＭＯＳＦＥＴにす
る必要がある。
【０００３】一方ＣＭＯＳのＬＳＩでは、ＮチャネルＭ
ＯＳＦＥＴとＰチャネルＭＯＳＦＥＴが同一平面上に混
在するため、Ｎ+ 多結晶シリコンをＮチャネルＭＯＳＦ
ＥＴのゲート電極に、Ｐ+ 多結晶シリコンをＰチャネル
ＭＯＳＦＥＴのゲート電極に使用した場合はこれらのゲ
ート電極を電気的に接続する必要がある。更に配線の低
抵抗化に対応するため、上記多結晶シリコン上にＷＳｉ
やＭｏＳｉやＴｉＳｉ等の金属シリサイド層の積層構造
（ポリサイド構造）にする方法が行われている。そして
この場合、Ｎ+ 多結晶シリコンとＰ+ 多結晶シリコンを
金属シリサイド層で電気的に接続することが微細化上好
ましい。
ＯＳＦＥＴとＰチャネルＭＯＳＦＥＴが同一平面上に混
在するため、Ｎ+ 多結晶シリコンをＮチャネルＭＯＳＦ
ＥＴのゲート電極に、Ｐ+ 多結晶シリコンをＰチャネル
ＭＯＳＦＥＴのゲート電極に使用した場合はこれらのゲ
ート電極を電気的に接続する必要がある。更に配線の低
抵抗化に対応するため、上記多結晶シリコン上にＷＳｉ
やＭｏＳｉやＴｉＳｉ等の金属シリサイド層の積層構造
（ポリサイド構造）にする方法が行われている。そして
この場合、Ｎ+ 多結晶シリコンとＰ+ 多結晶シリコンを
金属シリサイド層で電気的に接続することが微細化上好
ましい。
【０００４】このような、金属シリサイドとＮ+ 又はＰ
+ 多結晶シリコンとの積層配線をＭＯＳＦＥＴのゲート
電極として使用する場合を例にとって従来の半導体装置
の製造方法を説明する。
+ 多結晶シリコンとの積層配線をＭＯＳＦＥＴのゲート
電極として使用する場合を例にとって従来の半導体装置
の製造方法を説明する。
【０００５】図５（ａ）に示すように半導体基板２１上
の所定領域、例えばＮチャネルＭＯＳＦＥＴが形成され
る領域にＰウェル２２を、ＰチャネルＭＯＳＦＥＴが形
成される領域にＮウェル２３を形成し、その後、ＳｉＯ
２からなる素子分離領域２４を例えばＬＯＣＯＳ法によ
って形成する。続いて例えば厚さが１０ｎｍのゲート酸
化膜２５を熱酸化法で形成する（図５（ａ）参照）。
の所定領域、例えばＮチャネルＭＯＳＦＥＴが形成され
る領域にＰウェル２２を、ＰチャネルＭＯＳＦＥＴが形
成される領域にＮウェル２３を形成し、その後、ＳｉＯ
２からなる素子分離領域２４を例えばＬＯＣＯＳ法によ
って形成する。続いて例えば厚さが１０ｎｍのゲート酸
化膜２５を熱酸化法で形成する（図５（ａ）参照）。
【０００６】次に、例えば化学気相成長法を用いて多結
晶シリコンを全面に２００ｎｍ程度堆積した後、Ｎチャ
ネルＭＯＳＦＥＴが形成される領域に、例えばリンを３
０ＫｅＶ、５×１０15ｃｍ-2の条件でイオン注入し、Ｎ
チャネルＭＯＳＦＥＴが形成される領域上の上記多結晶
シリコンをＮ+ 多結晶シリコン２７にする（図５（ｂ）
参照）。続いて、ＰチャネルＭＯＳＦＥＴが形成される
領域に例えばボロンを１５ＫｅＶ、５×１０15ｃｍ-2の
条件でイオン注入し、Ｐ+ 多結晶シリコン２８にする
（図５（ｂ）参照）。更に、不純物活性化のために８０
０℃、３０分程度のアニールを行う。その後、例えばＷ
Ｓｉｘからなる層２９をスパッタ法によって１００ｎｍ
程度堆積する。（図５（ｂ）参照）。
晶シリコンを全面に２００ｎｍ程度堆積した後、Ｎチャ
ネルＭＯＳＦＥＴが形成される領域に、例えばリンを３
０ＫｅＶ、５×１０15ｃｍ-2の条件でイオン注入し、Ｎ
チャネルＭＯＳＦＥＴが形成される領域上の上記多結晶
シリコンをＮ+ 多結晶シリコン２７にする（図５（ｂ）
参照）。続いて、ＰチャネルＭＯＳＦＥＴが形成される
領域に例えばボロンを１５ＫｅＶ、５×１０15ｃｍ-2の
条件でイオン注入し、Ｐ+ 多結晶シリコン２８にする
（図５（ｂ）参照）。更に、不純物活性化のために８０
０℃、３０分程度のアニールを行う。その後、例えばＷ
Ｓｉｘからなる層２９をスパッタ法によって１００ｎｍ
程度堆積する。（図５（ｂ）参照）。
【０００７】その後、図５（ｃ）に示すように、写真食
刻法と異方性エッチングを用いて、多結晶シリコン層２
７、２８とＷＳｉｘ層２９をパターニングし、ＭＯＳＦ
ＥＴのゲート電極および配線とする。続いて、Ｎチャネ
ルＭＯＳＦＥＴの形成領域にＮ型の不純物を、Ｐチャネ
ルＭＯＳＦＥＴの形成領域にＰ型不純物を注入して各々
ソース・ドレイン領域を形成する。そして、層間絶縁膜
３０を堆積して熱リフローすることにより、ほぼ平坦化
した後、ＷＳｉｘ層２９および半導体基板２１とのコン
タクトを取るための開孔部を層間絶縁膜３０内に形成す
る。その後配線３１を形成し、パッシベーション膜３２
を形成することによって半導体装置を完成させる。
刻法と異方性エッチングを用いて、多結晶シリコン層２
７、２８とＷＳｉｘ層２９をパターニングし、ＭＯＳＦ
ＥＴのゲート電極および配線とする。続いて、Ｎチャネ
ルＭＯＳＦＥＴの形成領域にＮ型の不純物を、Ｐチャネ
ルＭＯＳＦＥＴの形成領域にＰ型不純物を注入して各々
ソース・ドレイン領域を形成する。そして、層間絶縁膜
３０を堆積して熱リフローすることにより、ほぼ平坦化
した後、ＷＳｉｘ層２９および半導体基板２１とのコン
タクトを取るための開孔部を層間絶縁膜３０内に形成す
る。その後配線３１を形成し、パッシベーション膜３２
を形成することによって半導体装置を完成させる。
【０００８】
【発明が解決しようとする課題】このような従来の製造
方法においては、多結晶シリコン２７、２８と、ＷＳｉ
ｘ層２９との積層配線（以下、ポリサイド配線ともい
う）を形成した後の熱処理（熱リフローなどの熱処理）
によって、Ｎ+ 多結晶シリコン２７中の不純物（例えば
リン）がＷＳｉｘ層２９を介してＰ+ 多結晶シリコン２
８側へ、Ｐ+ 多結晶シリコン２８中の不純物（例えばボ
ロン）がＷＳｉｘ層２９を介してＮ+ 多結晶シリコン２
７側へ拡散する現象が起きる。この現象は相互拡散とし
て知られており、この相互拡散が生じると、多結晶シリ
コン中のフェルミ準位が移動してＭＯＳＦＥＴのしきい
値が変動するという問題を引き起こす。これは、ＷＳｉ
ｘ等の金属シリサイドは一般に熱処理によって、それと
接しているシリコン層中の不純物を吸い出し易いこと、
および多結晶シリコン中の不純物は粒界を介して拡散さ
れるためにその拡散速度が単結晶に比べて非常に大きい
ことによる。
方法においては、多結晶シリコン２７、２８と、ＷＳｉ
ｘ層２９との積層配線（以下、ポリサイド配線ともい
う）を形成した後の熱処理（熱リフローなどの熱処理）
によって、Ｎ+ 多結晶シリコン２７中の不純物（例えば
リン）がＷＳｉｘ層２９を介してＰ+ 多結晶シリコン２
８側へ、Ｐ+ 多結晶シリコン２８中の不純物（例えばボ
ロン）がＷＳｉｘ層２９を介してＮ+ 多結晶シリコン２
７側へ拡散する現象が起きる。この現象は相互拡散とし
て知られており、この相互拡散が生じると、多結晶シリ
コン中のフェルミ準位が移動してＭＯＳＦＥＴのしきい
値が変動するという問題を引き起こす。これは、ＷＳｉ
ｘ等の金属シリサイドは一般に熱処理によって、それと
接しているシリコン層中の不純物を吸い出し易いこと、
および多結晶シリコン中の不純物は粒界を介して拡散さ
れるためにその拡散速度が単結晶に比べて非常に大きい
ことによる。
【０００９】本発明は上記事情を考慮してなされたもの
であって、金属シリサイドとＮ+ およびＰ+ 多結晶シリ
コンの積層配線をＭＯＳＦＥＴのゲート電極として使用
した場合でも、相互拡散によるＭＯＳＦＥＴのしきい値
の変動が生じない半導体装置の製造方法を提供すること
を目的とする。
であって、金属シリサイドとＮ+ およびＰ+ 多結晶シリ
コンの積層配線をＭＯＳＦＥＴのゲート電極として使用
した場合でも、相互拡散によるＭＯＳＦＥＴのしきい値
の変動が生じない半導体装置の製造方法を提供すること
を目的とする。
【００１０】
【課題を解決するための手段】第１の発明による半導体
装置の製造方法は、素子分離領域およびゲート絶縁膜が
形成された半導体基板上にアモルファスシリコン層を形
成する工程と、第１のＭＯＳＦＥＴが形成される領域上
のアモルファスシリコン層に第１導電型の不純物を注入
し、第２のＭＯＳＦＥＴが形成される領域上のアモルフ
ァスシリコン層に第２導電型の不純物を注入する工程
と、熱処理することによってアモルファスシリコン層を
多結晶シリコン層にする工程と、この多結晶シリコン層
上に金属シリサイド層を形成した後、この金属シリサイ
ド層および多結晶シリコン層をパターニングしてゲート
電極を形成する工程と、を備えていることを特徴とす
る。
装置の製造方法は、素子分離領域およびゲート絶縁膜が
形成された半導体基板上にアモルファスシリコン層を形
成する工程と、第１のＭＯＳＦＥＴが形成される領域上
のアモルファスシリコン層に第１導電型の不純物を注入
し、第２のＭＯＳＦＥＴが形成される領域上のアモルフ
ァスシリコン層に第２導電型の不純物を注入する工程
と、熱処理することによってアモルファスシリコン層を
多結晶シリコン層にする工程と、この多結晶シリコン層
上に金属シリサイド層を形成した後、この金属シリサイ
ド層および多結晶シリコン層をパターニングしてゲート
電極を形成する工程と、を備えていることを特徴とす
る。
【００１１】又、第２の発明による半導体装置の製造方
法は、素子分離領域およびゲート絶縁膜が形成された半
導体基板上に第１導電型の不純物が添加されたアモルフ
ァスシリコン層を形成する工程と、第１のＭＯＳＦＥＴ
が形成される領域上のアモルファスシリコン層に第２の
導電型の不純物を添加する工程と、熱処理することによ
ってアモルファスシリコン層を多結晶シリコン層にする
工程と、この多結晶シリコン層上に金属シリサイド層を
形成した後、この金属シリサイド層および多結晶シリコ
ン層をパターニングしてゲート電極を形成する工程と、
を備えていることを特徴とする。
法は、素子分離領域およびゲート絶縁膜が形成された半
導体基板上に第１導電型の不純物が添加されたアモルフ
ァスシリコン層を形成する工程と、第１のＭＯＳＦＥＴ
が形成される領域上のアモルファスシリコン層に第２の
導電型の不純物を添加する工程と、熱処理することによ
ってアモルファスシリコン層を多結晶シリコン層にする
工程と、この多結晶シリコン層上に金属シリサイド層を
形成した後、この金属シリサイド層および多結晶シリコ
ン層をパターニングしてゲート電極を形成する工程と、
を備えていることを特徴とする。
【００１２】又、第３の発明による半導体装置の製造方
法は、素子分離領域およびゲート絶縁膜が形成された半
導体基板上に第１導電型の不純物が添加されたアモルフ
ァスシリコン層を形成する工程と、熱処理することによ
ってアモルファスシリコン層を多結晶シリコン層にする
工程と、第１のＭＯＳＦＥＴが形成される領域上の多結
晶シリコン層に第２の導電型の不純物を熱拡散法を用い
て導入する工程と、この多結晶シリコン層上に金属シリ
サイド層を形成した後、この金属シリサイド層および多
結晶シリコン層をパターニングしてゲート電極を形成す
る工程と、を備えていることを特徴とする。
法は、素子分離領域およびゲート絶縁膜が形成された半
導体基板上に第１導電型の不純物が添加されたアモルフ
ァスシリコン層を形成する工程と、熱処理することによ
ってアモルファスシリコン層を多結晶シリコン層にする
工程と、第１のＭＯＳＦＥＴが形成される領域上の多結
晶シリコン層に第２の導電型の不純物を熱拡散法を用い
て導入する工程と、この多結晶シリコン層上に金属シリ
サイド層を形成した後、この金属シリサイド層および多
結晶シリコン層をパターニングしてゲート電極を形成す
る工程と、を備えていることを特徴とする。
【００１３】又、第４の発明による半導体装置の製造方
法は、素子分離領域およびゲート絶縁膜が形成された半
導体基板上にアモルファスシリコン層を形成した後、熱
処理することによってアモルファスシリコン層を多結晶
シリコン層にする工程と、第１のＭＯＳＦＥＴが形成さ
れる領域上の多結晶シリコン層に熱拡散法を用いて第１
の導電型の不純物を導入する工程と、第２のＭＯＳＦＥ
Ｔが形成される領域上の多結晶シリコン層に熱拡散法を
用いて第２の導電型の不純物を導入する工程と、多結晶
シリコン層上に金属シリサイド層を形成した後、この金
属シリサイド層および多結晶シリコン層をパターニング
してゲート電極を形成する工程と、を備えていることを
特徴とする。
法は、素子分離領域およびゲート絶縁膜が形成された半
導体基板上にアモルファスシリコン層を形成した後、熱
処理することによってアモルファスシリコン層を多結晶
シリコン層にする工程と、第１のＭＯＳＦＥＴが形成さ
れる領域上の多結晶シリコン層に熱拡散法を用いて第１
の導電型の不純物を導入する工程と、第２のＭＯＳＦＥ
Ｔが形成される領域上の多結晶シリコン層に熱拡散法を
用いて第２の導電型の不純物を導入する工程と、多結晶
シリコン層上に金属シリサイド層を形成した後、この金
属シリサイド層および多結晶シリコン層をパターニング
してゲート電極を形成する工程と、を備えていることを
特徴とする。
【００１４】
【作用】上述のように、構成された第１乃至第４の発明
の製造方法によれば、金属シリサイド層が形成される前
に熱処理することによってアモルファスシリコン層が多
結晶シリコン層に変えられる。
の製造方法によれば、金属シリサイド層が形成される前
に熱処理することによってアモルファスシリコン層が多
結晶シリコン層に変えられる。
【００１５】したがって、金属シリサイド層が形成され
る以前に多結晶シリコン層の粒径が従来の場合に比べて
大きくなるために粒界が少なくなって多結晶シリコンか
ら金属シリサイド層への不純物の拡散を抑制することが
可能となる。これにより、相互拡散も抑えることがで
き、ＭＯＳＦＥＴのしきい値の変動を抑えることができ
る。
る以前に多結晶シリコン層の粒径が従来の場合に比べて
大きくなるために粒界が少なくなって多結晶シリコンか
ら金属シリサイド層への不純物の拡散を抑制することが
可能となる。これにより、相互拡散も抑えることがで
き、ＭＯＳＦＥＴのしきい値の変動を抑えることができ
る。
【００１６】
【実施例】本発明による半導体装置の製造方法の一実施
例を図１を参照して説明する。まず、図１（ａ）に示す
ように半導体基板１上の所定領域例えばＮチャネルＭＯ
ＳＦＥＴが形成される領域にＰウェル２を、Ｐチャネル
ＭＯＳＦＥＴが形成される領域にＮウェル３を形成す
る。その後、ＳｉＯ２からなる素子分離領域４を例えば
ＬＯＣＯＳ法によって形成し、続いて例えば厚さが１０
ｎｍのゲート酸化膜５を熱酸化法を用いて形成する。
例を図１を参照して説明する。まず、図１（ａ）に示す
ように半導体基板１上の所定領域例えばＮチャネルＭＯ
ＳＦＥＴが形成される領域にＰウェル２を、Ｐチャネル
ＭＯＳＦＥＴが形成される領域にＮウェル３を形成す
る。その後、ＳｉＯ２からなる素子分離領域４を例えば
ＬＯＣＯＳ法によって形成し、続いて例えば厚さが１０
ｎｍのゲート酸化膜５を熱酸化法を用いて形成する。
【００１７】その後、アモルファスシリコンを例えば化
学気相成長法を用いて基板全面に２００ｎｍ程度堆積
し、ＮチャネルＭＯＳＦＥＴが形成される領域上の上記
アモルファスシリコンにＮ型の不純物、例えばリンを３
０ＫｅＶ、５×１０15ｃｍ-2の条件でイオン注入しＮ+
アモルファスシリコン６ａにする（図１（ｂ）参照）。
続いて、ＰチャネルＭＯＳＦＥＴＰが形成される領域上
の上記アモルファスシリコンにＰ型の不純物、例えばボ
ロンを１５ＫｅＶ、５×１０15ｃｍ-2の条件でイオン注
入して、Ｐ+ アモルファスシリコン６ｂにする（図１
（ｂ）参照）。
学気相成長法を用いて基板全面に２００ｎｍ程度堆積
し、ＮチャネルＭＯＳＦＥＴが形成される領域上の上記
アモルファスシリコンにＮ型の不純物、例えばリンを３
０ＫｅＶ、５×１０15ｃｍ-2の条件でイオン注入しＮ+
アモルファスシリコン６ａにする（図１（ｂ）参照）。
続いて、ＰチャネルＭＯＳＦＥＴＰが形成される領域上
の上記アモルファスシリコンにＰ型の不純物、例えばボ
ロンを１５ＫｅＶ、５×１０15ｃｍ-2の条件でイオン注
入して、Ｐ+ アモルファスシリコン６ｂにする（図１
（ｂ）参照）。
【００１８】その後、アモルファスシリコンを多結晶シ
リコンにするための熱処理（アニール）を行うが、多結
晶シリコンの粒径をできるだけ大きくするために例えば
６００℃で、約２時間のアニールとする。このアニール
を行うと、化学気相成長法を用いて堆積する多結晶シリ
コンの粒径（５０ｎｍ程度）より約１０倍大きな５００
ｎｍ程度の粒径のＮ+ 多結晶シリコン７、Ｐ+ 多結晶シ
リコン８を得ることができる（図１（ｃ）参照）。更に
不純物活性化のために例えば８００℃、３０分程度のア
ニールを行った後、金属シリサイド、例えば厚さが１０
０ｎｍ程度のＷＳｉｘからなる層９をスパッタ法を用い
て積層する（図１（ｃ）参照）。そして金属シリサイド
層９と、Ｎ+ 多結晶シリコン７およびＰ+ 多結晶シリコ
ン８との積層構造を、写真食刻法と異方性エッチングを
用いて所定形状にパターニングし、ＭＯＳＦＥＴのゲー
ト電極および配線とする（図１（ｃ）参照）。続いて、
ＮチャネルＭＯＳＦＥＴの形成領域にＮ型不純物を、Ｐ
チャネルＭＯＳＦＥＴの形成領域にＰ型不純物を注入し
てソース・ドレイン領域を形成する。そして、層間絶縁
膜１０を基板１の全面に堆積して熱リフローすることに
よりほぼ平坦化した後、金属シリサイド層９とのコンタ
クトを取るための開孔部を層間絶縁膜１０内に形成す
る。その後、上記開孔部に接続する配線１１を形成した
後、全面をパッシベーション膜１２で覆って半導体装置
を完成させる。
リコンにするための熱処理（アニール）を行うが、多結
晶シリコンの粒径をできるだけ大きくするために例えば
６００℃で、約２時間のアニールとする。このアニール
を行うと、化学気相成長法を用いて堆積する多結晶シリ
コンの粒径（５０ｎｍ程度）より約１０倍大きな５００
ｎｍ程度の粒径のＮ+ 多結晶シリコン７、Ｐ+ 多結晶シ
リコン８を得ることができる（図１（ｃ）参照）。更に
不純物活性化のために例えば８００℃、３０分程度のア
ニールを行った後、金属シリサイド、例えば厚さが１０
０ｎｍ程度のＷＳｉｘからなる層９をスパッタ法を用い
て積層する（図１（ｃ）参照）。そして金属シリサイド
層９と、Ｎ+ 多結晶シリコン７およびＰ+ 多結晶シリコ
ン８との積層構造を、写真食刻法と異方性エッチングを
用いて所定形状にパターニングし、ＭＯＳＦＥＴのゲー
ト電極および配線とする（図１（ｃ）参照）。続いて、
ＮチャネルＭＯＳＦＥＴの形成領域にＮ型不純物を、Ｐ
チャネルＭＯＳＦＥＴの形成領域にＰ型不純物を注入し
てソース・ドレイン領域を形成する。そして、層間絶縁
膜１０を基板１の全面に堆積して熱リフローすることに
よりほぼ平坦化した後、金属シリサイド層９とのコンタ
クトを取るための開孔部を層間絶縁膜１０内に形成す
る。その後、上記開孔部に接続する配線１１を形成した
後、全面をパッシベーション膜１２で覆って半導体装置
を完成させる。
【００１９】以上説明したように本実施例においては、
アモルファスシリコン層６ａ、６ｂに不純物を注入した
後に、低温アニールを行って多結晶シリコン７、８にし
ているため、従来の場合に比べて約１０倍大きな粒径の
多結晶シリコンとなっている。これにより、従来の製造
方法によって製造された多結晶シリコンに比べて粒径が
大きく、したがって粒界が少ない多結晶シリコンとなっ
ているため、その後に金属シリサイドを堆積してポリサ
イド配線を形成し、熱工程を行っても、多結晶シリコン
中の不純物が金属シリサイドへ吸い出されることを抑制
できる。したがって、Ｎ+ 多結晶シリコン７中の不純物
が金属シリサイド９を介してＰ+ 多結晶シリコン８へ、
Ｐ+ 多結晶シリコン８中の不純物が金属シリサイド層９
を介してＮ+ 多結晶シリコン７へ拡散する、相互拡散を
制御することができ、ＭＯＳＦＥＴのしきい値の変動が
生じるのを可及的に防止することができる。
アモルファスシリコン層６ａ、６ｂに不純物を注入した
後に、低温アニールを行って多結晶シリコン７、８にし
ているため、従来の場合に比べて約１０倍大きな粒径の
多結晶シリコンとなっている。これにより、従来の製造
方法によって製造された多結晶シリコンに比べて粒径が
大きく、したがって粒界が少ない多結晶シリコンとなっ
ているため、その後に金属シリサイドを堆積してポリサ
イド配線を形成し、熱工程を行っても、多結晶シリコン
中の不純物が金属シリサイドへ吸い出されることを抑制
できる。したがって、Ｎ+ 多結晶シリコン７中の不純物
が金属シリサイド９を介してＰ+ 多結晶シリコン８へ、
Ｐ+ 多結晶シリコン８中の不純物が金属シリサイド層９
を介してＮ+ 多結晶シリコン７へ拡散する、相互拡散を
制御することができ、ＭＯＳＦＥＴのしきい値の変動が
生じるのを可及的に防止することができる。
【００２０】又、上述の効果は実験によっても検証する
ことができる。例えば図２に示すように、ソース１５
ａ、ドレイン１５ｂをＮ型不純物領域とし、Ｎ+ ポリゲ
ート１６を延長した先にＰ+ ポリ１７を形成し、Ｎ+ ポ
リゲート１６とＰ+ ポリ１７との距離をｄとする。この
距離ｄを変えて、ソース・ドレイン１５ａ、１５ｂおよ
びＮ+ ポリゲート１６からなるＮチャネルＭＯＳトラン
ジスタを本発明の製造方法で製造した場合の、このトラ
ンジスタのしきい値を測定した結果を図３の○に示し、
従来の製造方法で製造した場合のしきい値を△で示す。
なおトランジスタ形成後の熱リフローを８５０℃、６０
分間行った。この図３の実験結果からも分かるように、
従来の方法で製造した場合は距離ｄが短くなるにつれて
相互拡散によるしきい値変動が起っているのに対し、本
発明の製造方法で製造した場合は相互拡散によるしきい
値は変動が起っていない。
ことができる。例えば図２に示すように、ソース１５
ａ、ドレイン１５ｂをＮ型不純物領域とし、Ｎ+ ポリゲ
ート１６を延長した先にＰ+ ポリ１７を形成し、Ｎ+ ポ
リゲート１６とＰ+ ポリ１７との距離をｄとする。この
距離ｄを変えて、ソース・ドレイン１５ａ、１５ｂおよ
びＮ+ ポリゲート１６からなるＮチャネルＭＯＳトラン
ジスタを本発明の製造方法で製造した場合の、このトラ
ンジスタのしきい値を測定した結果を図３の○に示し、
従来の製造方法で製造した場合のしきい値を△で示す。
なおトランジスタ形成後の熱リフローを８５０℃、６０
分間行った。この図３の実験結果からも分かるように、
従来の方法で製造した場合は距離ｄが短くなるにつれて
相互拡散によるしきい値変動が起っているのに対し、本
発明の製造方法で製造した場合は相互拡散によるしきい
値は変動が起っていない。
【００２１】又、ソース・ドレイン１５ａ、１５ｂをＰ
型不純物領域とし、ゲート１６をＰ+ ポリゲートとし、
１７をＮ+ ポリとした場合に、距離ｄを変えて本発明に
よる製造方法で製造されたトランジスタのしきい値と、
従来の製造方法によって製造されたトランジスタのしき
い値を図４に示す。なおトランジスタ形成後の熱リフロ
ーは８５０℃、６０分であった。この図４に示す実験結
果からも本発明による製造方法で製造した場合は相互拡
散によるしきい値変動を抑制することが可能なことが分
かる。
型不純物領域とし、ゲート１６をＰ+ ポリゲートとし、
１７をＮ+ ポリとした場合に、距離ｄを変えて本発明に
よる製造方法で製造されたトランジスタのしきい値と、
従来の製造方法によって製造されたトランジスタのしき
い値を図４に示す。なおトランジスタ形成後の熱リフロ
ーは８５０℃、６０分であった。この図４に示す実験結
果からも本発明による製造方法で製造した場合は相互拡
散によるしきい値変動を抑制することが可能なことが分
かる。
【００２２】なお、上記実施例では、アモルファスシリ
コンにリンを注入することによりＮ+ アモルファスシリ
コン６ａにし、ボロンをイオン注入することによってＰ
+ アモルファスシリコンにしたが、リンの代わりにＮ型
不純物であるヒ素あるいはアンチモンを用いても良く、
ボロンの代わりにフッ価ボロンを用いても良い。
コンにリンを注入することによりＮ+ アモルファスシリ
コン６ａにし、ボロンをイオン注入することによってＰ
+ アモルファスシリコンにしたが、リンの代わりにＮ型
不純物であるヒ素あるいはアンチモンを用いても良く、
ボロンの代わりにフッ価ボロンを用いても良い。
【００２３】又、上記実施例では、不純物を含まないア
モルファスシリコンを堆積した後、不純物を注入した
が、Ｎ型アモルファスシリコンを堆積した後にＰＭＯＳ
ＦＥＴの形成領域にボロンをイオン注入するか、又はＰ
型アモルファスシリコンを堆積した後にＮＭＯＳＦＥＴ
の形成領域にリンをイオン注入しても良い。
モルファスシリコンを堆積した後、不純物を注入した
が、Ｎ型アモルファスシリコンを堆積した後にＰＭＯＳ
ＦＥＴの形成領域にボロンをイオン注入するか、又はＰ
型アモルファスシリコンを堆積した後にＮＭＯＳＦＥＴ
の形成領域にリンをイオン注入しても良い。
【００２４】又、Ｎ型アモルファスシリコン堆積して低
温アニール後にＰＭＯＳＦＥＴの形成領域にボロンを熱
拡散するか、又はＰ型アモルファスシリコンを堆積して
低温アニール後にＮＭＯＳＦＥＴの形成領域にリンを熱
拡散しても良い。
温アニール後にＰＭＯＳＦＥＴの形成領域にボロンを熱
拡散するか、又はＰ型アモルファスシリコンを堆積して
低温アニール後にＮＭＯＳＦＥＴの形成領域にリンを熱
拡散しても良い。
【００２５】又、アモルファスシリコンを堆積して低温
アニール後に、ＰＭＯＳＦＥＴの形成領域にボロンを熱
拡散し、ＮＭＯＳＦＥＴの形成領域にリンを熱拡散させ
ても良い。
アニール後に、ＰＭＯＳＦＥＴの形成領域にボロンを熱
拡散し、ＮＭＯＳＦＥＴの形成領域にリンを熱拡散させ
ても良い。
【００２６】なお、ここで注意すべきことは、低温アニ
ールした後にイオン注入してはならないことである。こ
の理由はイオン注入すると、低温アニールで大きく成長
した多結晶シリコンの粒径が破壊されてしまうからであ
る。
ールした後にイオン注入してはならないことである。こ
の理由はイオン注入すると、低温アニールで大きく成長
した多結晶シリコンの粒径が破壊されてしまうからであ
る。
【００２７】又、上記実施例では、金属シリサイドとし
てＷＳｉｘを用いたが、これに限らず、ＭｏＳｉｘ、Ｔ
ｉＳｉｘなどを用いることも可能である。
てＷＳｉｘを用いたが、これに限らず、ＭｏＳｉｘ、Ｔ
ｉＳｉｘなどを用いることも可能である。
【００２８】
【発明の効果】以上述べたように本発明によれば、金属
シリサイドとＮ+ およびＰ+ 多結晶シリコンとの積層配
線をＭＯＳＦＥＴのゲート電極として使用した場合でも
相互拡散によるＭＯＳＦＥＴのしきい値の変動を可及的
に防止することができる。
シリサイドとＮ+ およびＰ+ 多結晶シリコンとの積層配
線をＭＯＳＦＥＴのゲート電極として使用した場合でも
相互拡散によるＭＯＳＦＥＴのしきい値の変動を可及的
に防止することができる。
【図１】本発明による製造方法の一実施例の製造工程を
示す断面図。
示す断面図。
【図２】本発明の効果を説明する実験に使用したトラン
ジスタの平面図。
ジスタの平面図。
【図３】本発明の効果を説明するグラフ。
【図４】本発明の効果を説明するグラフ。
【図５】従来の製造方法の製造工程を示す断面図。
１ 半導体基板 ２ Ｐウェル ３ Ｎウェル ４ 素子分離領域 ５ ゲート酸化膜 ６ａ Ｎ+ アモルファスシリコン ６ｂ Ｐ+ アモルファスシリコン ７ Ｎ+ ポリゲート ８ Ｐ+ ポリゲート ９ 金属シリサイド層 １０ 層間絶縁膜 １１ 配線 １２ ペッシベーション膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8238 H01L 21/28 301 H01L 27/092
Claims (6)
- 【請求項１】素子分離領域およびゲート絶縁膜が形成さ
れた半導体基板上にアモルファスシリコン層を形成する
工程と、第１のＭＯＳＦＥＴが形成される領域上の前記
アモルファスシリコン層に第１導電型の不純物を注入
し、第２のＭＯＳＦＥＴが形成される領域上の前記アモ
ルファスシリコン層に第２導電型の不純物を注入する工
程と、熱処理することによって前記アモルファスシリコ
ン層を多結晶シリコン層にする工程と、この多結晶シリ
コン層上に金属シリサイド層を形成した後、この金属シ
リサイド層および多結晶シリコン層をパターニングして
ゲート電極を形成する工程と、を備えていることを特徴
とする半導体装置の製造方法。 - 【請求項２】素子分離領域およびゲート絶縁膜が形成さ
れた半導体基板上に第１導電型の不純物が添加されたア
モルファスシリコン層を形成する工程と、第１のＭＯＳ
ＦＥＴが形成される領域上の前記アモルファスシリコン
層に第２の導電型の不純物を添加する工程と、熱処理す
ることによって前記アモルファスシリコン層を多結晶シ
リコン層にする工程と、この多結晶シリコン層上に金属
シリサイド層を形成した後、この金属シリサイド層およ
び多結晶シリコン層をパターニングしてゲート電極を形
成する工程と、を備えていることを特徴とする半導体装
置の製造方法。 - 【請求項３】素子分離領域およびゲート絶縁膜が形成さ
れた半導体基板上に第１導電型の不純物が添加されたア
モルファスシリコン層を形成する工程と、熱処理するこ
とによって前記アモルファスシリコン層を多結晶シリコ
ン層にする工程と、第１のＭＯＳＦＥＴが形成される領
域上の前記多結晶シリコン層に第２の導電型の不純物を
熱拡散法を用いて導入する工程と、この多結晶シリコン
層上に金属シリサイド層を形成した後、この金属シリサ
イド層および多結晶シリコン層をパターニングしてゲー
ト電極を形成する工程と、を備えていることを特徴とす
る半導体装置の製造方法。 - 【請求項４】前記金属シリサイド層がＷＳｉ，MｏＳ
ｉ，ＴｉＳｉのいずれかであることを特徴とする請求項
１乃至３のいずれかに記載の半導体装置の製造方法。 - 【請求項５】前記熱処理の温度が約６００℃であること
を特徴とする請求項１乃至４のいずれかに記載の半導体
装置の製造方法。 - 【請求項６】前記多結晶シリコン層の粒径が５００ｎｍ
程度であることを特徴とする請求項１乃至５のいずれか
に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17919693A JP3247498B2 (ja) | 1993-07-20 | 1993-07-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17919693A JP3247498B2 (ja) | 1993-07-20 | 1993-07-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0737992A JPH0737992A (ja) | 1995-02-07 |
| JP3247498B2 true JP3247498B2 (ja) | 2002-01-15 |
Family
ID=16061615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17919693A Expired - Fee Related JP3247498B2 (ja) | 1993-07-20 | 1993-07-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3247498B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005211537A (ja) | 2004-01-30 | 2005-08-11 | Yuyama Manufacturing Co Ltd | 錠剤収納取出装置 |
| JP2008071951A (ja) * | 2006-09-14 | 2008-03-27 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1993
- 1993-07-20 JP JP17919693A patent/JP3247498B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0737992A (ja) | 1995-02-07 |
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